(19) 대한민국특허청(KR)
(12) 공개특허공보(A)
(11) 공개번호 10-2014-0127134
(43) 공개일자 2014년11월03일
(51) 국제특허분류(Int. Cl.)
H03M 13/00 (2006.01)
(21) 출원번호 10-2013-0115123
(22) 출원일자 2013년09월27일
심사청구일자 없음
(30) 우선권주장
13/869,187 2013년04월24일 미국(US)
(71) 출원인
엘에스아이 코포레이션
미국 캘리포니아 95131, 새너제이, 라이더 파크
드라이브 1320
(72) 발명자
소콜로프 안드레이 피.
러시아 모스크바 20/2 파코바야 스트리트 13 아파
트 28
판텔리프 파벨 에이.
러시아 모스크바 오블라스트 소스노바야 스트리트
14 아파트 47 오딘트소보
(뒷면에 계속)
(74) 대리인
장훈
전체 청구항 수 : 총 17 항
(54) 발명의 명칭 고속의 가산-비교-선택 회로
(57) 요 약
설명된 실시예들에서, 트렐리스 디코더는 레지스터들의 세트를 포함하는 메모리와; 직렬로 연결되고 단일 클록
사이클에서 캐리 구성 요소들을 가진 피드백 루프를 형성하도록 구성된 적어도 2개의 ACS 계층 모듈들을 포함하
는 가산-비교-선택(ACS) 모듈을 포함하고, ACS 계층 모듈은 캐리-세이브 연산을 사용하여 복수의 상태 메트릭들
및 캐리 구성 요소들로서 메모리에 저장된 캐리-세이브 연산의 최대의 상태 메트릭의 선택을 실행하도록 구성된
복수의 멀티플렉서들을 생성하도록 구성된 복수의 비트들과 가산기들에 의해 표현되는 적어도 2개의 브랜치 메트
릭들을 포함한다. 고속의 ACS 동작을 실행하는 방법이 개시되어 있다.
대 표 도 - 도8
공개특허 10-2014-0127134
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(72) 발명자
가사노프 옐료르 이.
러시아 모스크바 그리나 스트리트 40 아파트 24
네즈나노프 일야 브이.
러시아 모스크바 젤레노그라트 1425-93
슈트킨 유리 에스.
러시아 모스크바 리젼 지. 모스코프스키 울.솔네크
나야 13 110
공개특허 10-2014-0127134
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특허청구의 범위
청구항 1
가산-비교-선택(add-compare-selection; ACS) 동작을 반복하여 실행하기 위한 방법에 있어서, 반복하는 동안:
캐리-세이브 연산(carry-save arithmetic)을 가진 적어도 2개의 상태 메트릭들(state metric)을 각각의 제 1
합 구성 요소(sum component)들을 가진 제 1 ACS 계층 모듈(layer module)에 제공하는 단계와;
상기 제 1 ACS 계층 모듈에 의해, 단일 클록 사이클(single clock cycle)에서 적어도 2개의 각각의 브랜치 메트
릭들(branch metric)의 제 1 세트에 응답하여 상기 캐리-세이브-연산의 적어도 2개의 컴퓨팅 상태 메트릭들
(computing state metric)의 제 1 세트를 생성하는 단계와;
상기 적어도 2개의 컴퓨팅 상태 메트릭들의 제 1 세트를 각각의 제 2 합 및 캐리 구성 요소들을 가진 제 2 ACS
계층 모듈에 적용하는 단계와;
상기 제 2 ACS 계층 모듈에 의해, 상기 클록 사이클에서 적어도 각각의 2개의 브랜치 메트릭들의 제 2 세트와
상기 적어도 2개의 컴퓨팅 상태 메트릭들의 상기 제 1 세트에 응답하여 캐리-세이브 연산의 상기 적어도 2개의
컴퓨팅 상태 메트릭들의 제 2 세트를 생성하는 단계와;
상기 제 2 ACS 계층 모듈의 캐리 구성 요소들로서 적어도 다른 2개의 컴퓨팅 상태 메트릭들의 제 2 세트를 저장
하는 단계와;
상기 적어도 2개의 컴퓨팅 상태 메트릭들의 제 2 세트를 다음의 반복 동안 상기 제 1 ACS 계층 모듈에 제공하는
단계를 포함하는, 가산-비교-선택 동작 실행 방법.
청구항 2
제 1 항에 있어서,
상기 저장 단계 동안, 상기 캐리 구성 요소들은 레지스터(register)들에 저장되는, 가산-비교-선택 동작 실행
방법.
청구항 3
가산-비교-선택(ACS) 동작을 실행하기 위한 방법에 있어서,
단일 클록 사이클에서 캐리 구성 요소들을 가진 반복 루프(loop)를 형성하도록 구성된 직렬로 연결된 적어도 2
개의 ACS 계층들을 포함하고,
상기 ACS 계층은, 복수의 비트들과 가산기들(adder)에 의해 표현되고 ⅰ) 캐리-세이브 연산에 따라 복수의 상태
메트릭들을 생성하도록 구성된 적어도 2개의 브랜치 메트릭들 및 ⅱ) 상기 캐리 구성 요소들에 저장되는 상기
캐리-세이브 연산의 최대 상태 메트릭의 선택을 실행하도록 구성되는 복수의 멀티플렉서들을 포함하는, 가산-비
교-선택 동작 실행 방법.
청구항 4
제 3 항에 있어서,
상기 캐리 구성 요소들은 대응하는 레지스터들에 저장되는, 가산-비교-선택 동작 실행 방법.
청구항 5
제 3 항에 있어서,
ACS 모듈은 4개의 연산수들(operand; ACS4)의 ACS 동작을 실행하도록 구성되는, 가산-비교-선택 동작 실행
방법.
청구항 6
공개특허 10-2014-0127134
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제 3 항에 있어서,
ACS 모듈은 8개의 연산수들(ACS8)의 ACS 동작을 실행하도록 구성되는, 가산-비교-선택 동작 실행 방법.
청구항 7
제 3 항에 있어서,
ACS 모듈은 16개의 연산수들(ACS16)의 ACS 동작을 실행하도록 구성되는, 가산-비교-선택 동작 실행 방법.
청구항 8
가산-비교-선택(ACS) 동작을 실행하기 위한 장치에 있어서,
캐리-세이브 연산을 사용하여 상태 메트릭 계산들을 실행하도록 구성된 ACS 모듈의 적어도 2개의 계층들로서,
각각은 대응하는 입력 상태와 출력 상태 및 대응하는 입력 벡터와 출력 벡터를 갖는, 상기 ACS 모듈의 적어도 2
개의 계층들과;
저장된 상태 메트릭들의 캐리 구성 요소들을 포함하고,
상기 ACS 모듈의 이전 계층의 출력 상태는 상기 ACS 모듈의 상기 이전 계층의 입력 벡터와는 다른 입력 벡터를
가진 ACS 모듈의 이후 계층에 제공되고, 상기 장치는 상기 캐리-세이브 연산의 적어도 하나의 최대 상태 메트릭
을 생성하도록 단일 클록 사이클에서 ACS 계층 계산을 형성하도록 구성된, 가산-비교-선택 동작 실행 장치.
청구항 9
제 8 항에 있어서,
상기 캐리 구성 요소들은 대응하는 레지스터들에 저장되는, 가산-비교-선택 동작 실행 장치.
청구항 10
제 8 항에 있어서,
상기 ACS 모듈은 4개의 연산수들(ACS4)의 ACS 동작을 실행하도록 구성되는, 가산-비교-선택 동작 실행 장치.
청구항 11
제 8 항에 있어서,
상기 ACS 모듈은 8개의 연산수들(ACS8)의 ACS 동작을 실행하도록 구성되는, 가산-비교-선택 동작 실행 장치.
청구항 12
제 8 항에 있어서,
상기 ACS 모듈은 16개의 연산수들(ACS16)의 ACS 동작을 실행하도록 구성되는, 가산-비교-선택 동작 실행 장치.
청구항 13
트렐리스 디코더(trellis decoder)에 있어서,
레지스터들의 세트를 포함하는 메모리와;
가산-비교-선택(ACS) 모듈을 포함하고,
상기 가산-비교-선택(ACS) 모듈은, 직렬로 연결되고 단일 클록 사이클에서 캐리 구성 요소들을 가진 피드백 루
프를 형성하도록 구성된 적어도 2개의 ACS 계층 모듈들을 포함하고, 상기 ACS 계층 모듈은 캐리-세이브 연산을
사용하여 복수의 상태 메트릭들을 생성하도록 구성된 복수의 비트들과 가산기들에 의해 표현되는 적어도 2개의
브랜치 메트릭들 및 상기 캐리 구성 요소들로서 메모리에 저장된 캐리-세이브 연산의 최대의 상태 메트릭의 선
택을 실행하도록 구성된 복수의 멀티플렉서들을을 포함하는, 트렐리스 디코더.
청구항 14
공개특허 10-2014-0127134
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제 13 항에 있어서,
상기 캐리 구성 요소들은 메모리의 대응하는 레지스터들에 저장되는, 트렐리스 디코더.
청구항 15
제 13 항에 있어서,
상기 ACS 모듈은 4개의 연산수들(ACS4)의 ACS 동작을 실행하도록 구성되는, 트렐리스 디코더.
청구항 16
제 13 항에 있어서,
상기 ACS 모듈은 8개의 연산수들(ACS8)의 ACS 동작을 실행하도록 구성되는, 트렐리스 디코더.
청구항 17
제 13 항에 있어서,
상기 ACS 모듈은 16개의 연산수들(ACS16)의 ACS 동작을 실행하도록 구성되는, 트렐리스 디코더.
명 세 서
기 술 분 야
본 발명은 디코더 회로(decoder circuitry), 특히, 터보(turbo)와 LDPC 코드들(low-density parity-check[0001]
codes)에 대한 비터비(Viterbi) 디코더와 log-MAP(log-maximum a posteriori) 디코더에 유용한 고속의 가산-비
교-선택(ACS) 회로에 관한 것이다.
배 경 기 술
ACS 유닛들은 비터비 디코더, 터보 디코더 및 log-MAP 디코더의 중심 요소들이다. ACS 유닛들이 서로 연결되는[0002]
방법은 특정한 코드들의 트렐리스 다이어그램(trellis diagram)에 의해 규정된다. ACS 동작은 비터비와 log-MAP
과 같은 디코딩 알고리즘들에 기초한 트렐리스와 같은 병목 현상 연산 동작(bottleneck arithmetic operation)
이다. 이러한 알고리즘들은 나선형의 터보와 LDPC-코드들의 디코딩을 위해 광범위하게 사용된다. 비터비 알고리
즘과 log-MAP 알고리즘은 이러한 알고리즘들이 하드웨어에서 구현되는 경우, 각각의 ACS 동작이 대응하는 비터
비 및/또는 log-MAP 알고리즘 구현의 최상 경로(critical path) 상에 나타나는 이러한 방식으로 구성된다. ACS
동작은 알고리즘의 깊이(depth)와 디코더의 대응하는 최대 동작 주파수를 결정한다.
발명의 내용
해결하려는 과제
일반적인 트렐리스-기반의 디코딩 알고리즘의 디코딩 프로세스는 일반적으로 반복적인 프로세스이다. 각각의 반[0003]
복은 트렐리스의 단일 계층 상에서 처리된다. 트렐리스 계층들의 전체 수는 코드워드(codeword) 길이와 일반적
으로 동일하다. 모든 트렐리스 계층에 대해 실행되는 계산 절차(computational procedure)는 다음의 2 단계들을
포함한다: (ⅰ) 브랜치 메트릭들(branch metrics) 계산과 (ⅱ) 상태 메트릭들 계산. 이러한 2 단계들은 비터비
알고리즘 또는 log-MAP 알고리즘에서 공통이다. 브랜치 메트릭들 계산이 디코더의 하드웨어 구현의 최상 경로
상에 있지 않기 때문에, 브랜치 메트릭들 계산은 트렐리스 계층들을 통해 파이프 라인으로 전송될 수 있다
(pipeline). 대조적으로, 상태 메트릭들 계산은 내부 루프(loop) 이면 구조를 포함한다. 다음의 반복의 결과들
은 상태 메트릭들 계산에 대한 이전의 반복의 결과들에 본질적으로 의존한다. 따라서, 상태 메트릭들 계산은 디
코더의 최상 경로 상에 있고 결과적으로 디코더의 전체 설계의 최대의 가능한 동작 주파수를 결정한다.
도 1은 계산들이 각각의 계층 상에서 실행되는 디코더에 기초한 예시적인 종래의 트렐리스를 도시한다. 도시된[0004]
바와 같이, 디코더(100)는 현재의 계층 상태 메트릭들에 대한 브랜치 메트릭 계산 모듈(102), ACS 모듈(104)과
레지스터들(106)을 포함한다. 브랜치 메트릭 계산 모듈(102)은 브랜치 메트릭들을 계산한다. ACS 모듈(104)은
피드백 루프로 경로 메트릭들인 브랜치 메트릭들을 반복적으로(recursively) 축적하고, 들어온 경로 메트릭들을
비교하고, 트렐리스의 각각의 상태에 대해 가장 알맞은 상태 천이들(state transition)을 선택하도록 결정하고,
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대응하는 결정 비트들을 생성한다. 레지스터들(106)은 결정 비트들을 저장하고 디코딩된 출력을 생성하는 것을
돕는다. 상태 메트릭들 계산 동안 실행된 주요한 연산 동작은 ACS 동작이다.
과제의 해결 수단
하나의 실시예에서, 본 발명은 가산-비교-선택(ACS) 동작을 반복하여 실행하는 방법이다. 방법은 반복하는[0005]
동안, 캐리-세이브 연산(carry-save arithmetic)을 가진 적어도 2개의 상태 메트릭들(state metric)을 각각의
제 1 합 구성 요소(sum component)들을 가진 제 1 ACS 계층 모듈(layer module)에 제공하는 단계와, 상기 제 1
ACS 계층 모듈에 의해, 단일 클록 사이클(single clock cycle)에서 적어도 2개의 각각의 브랜치 메트릭들
(branch metric)의 제 1 세트에 응답하여 상기 캐리-세이브-연산의 적어도 2개의 컴퓨팅 상태 메트릭들
(computing state metric)의 제 1 세트를 생성하는 단계와, 적어도 2개의 컴퓨팅 상태 메트릭들의 제 1 세트를
각각의 제 2 합 및 캐리 구성 요소들을 가진 제 2 ACS 계층 모듈에 적용하는 단계와, 제 2 ACS 계층 모듈에 의
해, 상기 클록 사이클에서 적어도 각각의 2개의 브랜치 메트릭들의 제 2 세트와 적어도 2개의 컴퓨팅 상태 메트
릭들의 제 1 세트에 응답하여 캐리-세이브 연산의 적어도 2개의 컴퓨팅 상태 메트릭들의 제 2 세트를 생성하는
단계와, 제 2 ACS 계층 모듈의 캐리 구성 요소들로서 적어도 다른 2개의 컴퓨팅 상태 메트릭들의 제 2 세트를
저장하는 단계와, 적어도 2개의 컴퓨팅 상태 메트릭들의 제 2 세트를 다음의 반복 동안 제 1 ACS 계층 모듈에
제공하는 단계를 포함한다.
또 다른 실시예에서, 본 발명은 단일 클록 사이클에서 캐리 구성 요소들을 가진 반복 루프(loop)를 형성하도록[0006]
구성된 직렬로 연결된 적어도 2개의 ACS 계층들을 포함하는 가산-비교-선택(ACS) 동작을 실행하기 위한 장치이
고, 상기 ACS 계층은, 복수의 비트들과 가산기들(adder)에 의해 표현되고 ⅰ) 캐리-세이브 연산에 따라 복수의
상태 메트릭들을 생성하도록 구성된 적어도 2개의 브랜치 메트릭들 및 ⅱ) 캐리 구성 요소들에 저장되는 캐리-
세이브 연산의 최대 상태 메트릭의 선택을 실행하도록 구성되는 복수의 멀티플렉서들을 포함한다.
또 다른 실시예에서, 본 발명은 캐리-세이브 연산을 사용하여 상태 메트릭 계산들을 실행하도록 구성된 ACS 모[0007]
듈의 적어도 2개의 계층들로서, 각각은 대응하는 입력 상태와 출력 상태 및 대응하는 입력 벡터와 출력 벡터를
갖는, 상기 ACS 모듈의 적어도 2개의 계층들과, 저장된 상태 메트릭들의 캐리 구성 요소들을 포함하는 가산-비
교-선택(ACS) 동작을 실행하기 위한 장치이고, ACS 모듈의 이전 계층의 출력 상태는 ACS 모듈의 상기 이전 계층
의 입력 벡터와는 다른 입력 벡터를 가진 ACS 모듈의 이후 계층에 제공되고, 상기 장치는 캐리-세이브 연산의
적어도 하나의 최대 상태 메트릭을 생성하도록 단일 클록 사이클에서 ACS 계층 계산을 형성하도록 구성된다.
또 다른 실시예에서, 본 발명은 레지스터들의 세트를 포함하는 메모리와, 가산-비교-선택(ACS) 모듈을[0008]
포함하고, 상기 가산-비교-선택(ACS) 모듈은, 직렬로 연결되고 단일 클록 사이클에서 캐리 구성 요소들을 가진
피드백 루프를 형성하도록 구성된 적어도 2개의 ACS 계층 모듈들을 포함하고, 상기 ACS 계층 모듈은 캐리-세이
브 연산을 사용하여 복수의 상태 메트릭들을 생성하도록 구성된 복수의 비트들과 가산기들에 의해 표현되는 적
어도 2개의 브랜치 메트릭들 및 상기 캐리 구성 요소들로서 메모리에 저장된 캐리-세이브 연산의 최대의 상태
메트릭의 선택을 실행하도록 구성된 복수의 멀티플렉서들을 포함하는, 트렐리스 디코더이다.
본 발명의 다른 양태들, 특징들 및 이점들은 다음의 상세한 설명, 첨부된 청구항들 및 유사한 도면 부호들이 유[0009]
사하거나 또는 동일한 요소들로 동일시되는 수반된 도면들로부터 더 완전히 명백해질 것이다.
도면의 간단한 설명
도 1은 예시적인 종래의 트렐리스 기반의 디코더.[0010]
도 2는 본 발명에 따라 단일 표준 ACS 계층을 도시한 블록도.
도 3은 본 발명에 따라 ACS 속도의 2배의 기술의 실시예를 도시한 블록도.
도 4a는 본 발명에 따라 2개의 연산수들(operand)의 ACS 동작에 대한 모듈을 도시한 블록도.
도 4b는 본 발명에 따라 2개의 4-비트 연산수들의 ACS 모듈의 표준 구현을 도시한 블록도.
도 5a는 본 발명에 따라 2 비트 리플 캐리 가산기(ripple carry adder)를 도시한 블록도.
도 5b는 본 발명에 따라 표준 캐리-세이브 가산기를 도시한 블록도.
도 6은 본 발명에 따라 2개의 4-비트 연산수들의 캐리-세이브 ACS 모듈의 하나의 비트의-레벨 뷰(view)의 실시
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예를 도시한 블록도.
도 7a는 본 발명에 따라 사용을 위해 터보 디코더의 예시적인 실시예를 도시한 블록도.
도 7b는 본 발명에 따라 ACS 2배의-속도의 기술을 적용한 트렐리스 기반의 디코더의 예시적인 실시예를 도시한
블록도.
도 8은 도 3 및 도 6에 도시된 2배의 속도의 ACS 기술에 대한 예시적인 방법을 도시한 흐름도.
발명을 실시하기 위한 구체적인 내용
본 발명의 설명된 실시예들은 터보 및 LDPC-코드들을 디코딩하기 위한 비터비 디코더와 log-MAP 디코더에 유용[0011]
한 고속의 ACS 회로에 관한 것이다. 본 발명의 예시적인 실시예들에 따라 ACS 동작의 고속의 계산에 대한 구성
(scheme)들의 세트가 클록 사이클(clock cycle)에서 2개 이상의 트렐리스 계층들에 대해 개발된다. 아래에 설명
된 실시예들은 2개의 트렐리스 계층들에 대한 예들이다. 그러나, 이러한 예들은 3개 이상의 트렐리스 계층들에
대해 용이하게 구성될 수 있다. 개발된 구성들은 ACS 회로의 특정한 구조를 제공할 수 있는 캐리-세이브 연산
계산들을 사용할 수도 있다. 이 특징은 ACS 회로의 디자인들의 인프린트먼트(inprintment)를 인식하는 것을 가
능하게 할 수 있다. 게다가, 개발된 구성들은 이러한 디자인들의 인프린트먼트를 인지하는 것을 도울 수 있고
또한 계산 속도를 증가시킬 수 있는 2개 이상의 동일한 조합의 ACS 계층 서브모듈들을 포함할 수 있다.
이하에, 본 발명의 실시예들은 도면들을 참조로 하여 설명되어 있다.[0012]
여기서, 용어들 "ACS 디자인", "ACS 구성", "ACS 회로", "ACS 모듈", "ACS 계층", "ACS 기술" 및 "ACS 동작"은[0013]
교환하여 사용될 수 있음을 유념해야한다. ACS 디자인이 ACS 모듈, ACS 회로 및 ACS 동작의 ACS 구성에 대응하
거나 또는 포함할 수 있고, ACS 구성, ACS 모듈, ACS 계층, ACS 회로, ACS 기술 및 ACS 동작이 ACS 디자인을
지칭할 수 있다는 것이 이해된다.
도 2를 참조하면, 블록도가 반복 동안 계산하여 단일 표준 ACS 모듈(200)을 도시한다. 표준 ACS 모듈(200)은 반[0014]
복을 위해 루프를 형성하도록 연결된 레지스터들(204)과 결합의 게이트들의 세트를 포함할 수 있는, ACS 계층
(202)을 포함한다. ACS 계층(202)은 ACS 계층 계산 결합부의 입력 벡터(x(t))와 출력 벡터(y(t))를 갖는다. 표
준 ACS 모듈(200)의 현재의 상태와 다음의 상태는 q(t)와 q(t 1)로서 표기된다. 레지스터들(204)은 ACS 계층
(202)으로부터 계산된 상태(q(t 1))를 저장하고 다음의 반복 계산을 위한 다음의 입력 상태로서 ACS 계층(202)
으로 계산된 상태(q(t 1))를 피드백한다(feedback). ACS 모듈(200)은 단일 클록 사이클에서 단일 표준 ACS 계층
(202) 상의 하나의 계산을 실행한다.
도 3은 본 발명의 예시적인 실시예에 따라 ACS 속도-더블링 기술을 제공하는 2배 속도의 ACS 모듈(300)의 예시[0015]
적인 실시예를 도시한 블록도이다. ACS 속도-더블링 기술은 여기서 ACS 모듈의 실질적으로 모든 결합 게이트들
을 2배 이상 복제하는(clone) 기술일 수 있고, 반면에 레지스터 필요 조건들은 변하지 않도록 유지된다. 도 3에
도시된 바와 같이, 2배 속도의 ACS 모듈(300)은 제 1 ACS 계층(302), 제 2 ACS 계층(304) 및 반복을 위한 루프
를 형성하도록 연결되는, 레지스터들(306)을 포함한다. 제 1 ACS 계층(302)은 도 2에 도시된 ACS 모듈(200)로서
동일한 입력 벡터(x(t))를 수신할 수 있지만, 제 1 ACS 계층(302)의 출력(y(t))은 또한 다음의 입력 벡터
(x(t 1))를 수신할 수 있는, 제 2 ACS 계층(304)에 적용될 수 있다. 제 1 ACS 계층(302)으로부터 계산된 상태
(q(t 1))는 입력 상태로서 제 2 ACS 계층(304)에 제공될 수 있다. 제 2 ACS 계층(304)은 제 2 출력 벡터
(y(t 1))를 출력할 수 있고 레지스터들(306)로 계산된 상태(q(i 2))를 저장할 수 있다. ACS 알고리즘의 현재의
상태와 다음의 상태는 q(t), q(t 1), q(t 2)로서 표기될 수 있다. 레지스터들(306)은 제 2 ACS 계층(304)으로
부터 계산된 상태(q(t 2))를 저장할 수 있고 다음의 계산을 위해 입력 상태(q(t))로서 제 1 ACS 계층(302)에 계
산된 상태(q(t 2))를 제공할 수 있다. 따라서, 2배 속도의 ACS 모듈(300)은 단일 클록 사이클에서 2개의 ACS 계
층들 상의 계산들을 실행할 수 있고 반면에 표준 ACS 모듈(200)은 2개의 클록 사이클들에서 2개의 ACS 계층들
상의 계산들을 실행할 수 있다. 따라서, 본 발명의 ACS 속도 2배 기술은 ACS 계층들을 통해 계산 속도를 증가시
킬 수 있다.
게다가, 설명된 실시예들에서, 캐리-세이브 연산은 최대 동작 주파수의 면에서 2배가 된 결합부로 ACS 디자인의[0016]
깊은 최적화를 가능하게 할 수 있는, ACS 계층들의 결합부에 사용될 수 있다. 따라서, 2배가 된 ACS 디자인은
표준 ACS 디자인의 작업 주파수의 절반보다 높은 주파수들 상에서 실행될 수 있다. 예를 들어, 표준 ACS 계층의
시뮬레이션은 1000MHz에 성공적으로 근접하고 2배 속도의 ACS 계층의 시뮬레이션은 650MHz에 근접한다. 캐리-세
이브 연산을 가진 2배 속도의 ACS 모듈(300)의 제 1 계층(302)과 제 2 계층(304)은 차후에 아래에 상세히 설명
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된다.
도 4a는 2개의 연산수들의 ACS 동작에 대한 모듈을 도시한 블록도이다. 도시된 바와 같이, 모듈(400)은 브랜치[0017]
메트릭들(BM
1
및 BM
2
)에 대한 가산기들(402, 404)과 비교-선택 회로(406)를 포함한다. 여기서, BM은 브랜치 메
트릭에 대한 것이고 SM은 상태 메트릭에 대한 것이다. 모듈(400)은 다음의 관계식(1)에 따라 다음의 반복을 위
해 요구된 각각의 SM을 계산할 수 있다:
SM = max(BM
1
SM
1
, BM
2
SM
2
) (1)[0018]
여기서 "max"는 최대 동작을 의미한다. [0019]
비터비 알고리즘 또는 log-MAP 알고리즘의 몇몇의 수정들에서, 최소의 동작은 예를 들어, 최대의 동작 대신에[0020]
관계식(1)으로 실행될 수 있다. 그러나, 이러한 수정들은 ACS의 디자인을 일반적으로 상당히 변화시킬 수 없다.
결과적으로, 기술분야의 한 명의 숙련자는 최소의 동작 경우(들)에 대한 실시예들로 여기서 설명되는 본 발명의
실시예들의 교시들을 용이하게 확장할 수 있다. 구성의 전체 깊이는 가산기(가산기(402) 또는 가산기(404))의
깊이 더하기 대략 인수들(argument)의 대응하는 수에 대한 가산기의 깊이일 수 있는, 비교-선택 회로(406)의 깊
이일 수 있다. 따라서, 특정한 ACS 디자인의 전체 깊이는 그 인수들의 수에 상당히 의존할 수 있다.
일반적으로, ACS 동작의 인수들의 수는 일반적으로 ACS 모듈의 트렐리스 계층의 상태들의 수와 동일하다. 일반
적으로, 4개의 연산수들(ACS4)의 ACS 동작, 8개의 연산수들(ACS8)의 ACS 동작 및 16개의 연산수들(ACS16)의
ACS 동작은 현대의 트렐리스 디코더들에 보통 사용된다. 따라서, 4개의 연산수들(ACS4)의 ACS 동작, 8개의 연산
수들(ACS8)의 ACS 동작 및 16개의 연산수들(ACS16)의 ACS 동작은 개시된 실시예들에 적용될 수 있다.
모듈(400)이 도 4a에 도시된 바와 같이, 가산기들(402, 404)과 비교-선택 회로(406)만을 포함하기 때문에, ACS[0021]
동작은 비교적 간단할 수 있다. 그러나, 간단한 ACS 동작은 ACS 알고리즘이 보다 빠르게 실행되도록 수정하는
것이 어려울 수 있다. 그러나, RTL(register-transfer level) 합성은 비트-레벨 구현을 사용하여 가속을 허용하
는, 이 구현을 유효하게 실행한다.
도 4b는 2개의 4-비트 연산수들의 ACS 모듈의 표준 구현에 대한 블록도이다. 도시된 바와 같이, ACS 모듈(500)[0022]
은 제 1 및 제 2 브랜치 메트릭들(514, 516)(비트 어레이들로서 표현됨), 멀티플렉서들(505, 506, 507, 508)의
어레이 및 상태 메트릭 비트들을 저장하기 위한 레지스터들(509, 510, 511, 512)의 어레이를 포함한다. 제 1 브
랜치 메트릭(514)은 브랜치 메트릭 비트 어레이(515)와 가산기들(501, 502, 503, 504)의 어레이를 포함한다. 비
트들 및 가산기들은 도면에서 제 1 브랜치 메트릭(514)에 대해 도시되어 있지만, 제 2 브랜치 메트릭(516)에 대
한 비트들 및 가산기들은 간단함을 위해 도 4b에서 생략되어 있다. 제 2 브랜치 메트릭(516)에 대한 비트들 및
가산기들은 제 1 브랜치 메트릭(514)에 대해 동일한 구조로 조직될 수 있다. 멀티플렉서들("M"으로 라벨이 붙여
짐)(505, 506, 507, 508)은 상기 관계식(1)(즉, SM = max(BM
1
SM
1
, BM
2
SM
2
))을 사용하여 계산된 가장 큰
합을 선택할 수 있고, 레지스터들(509, 510, 511, 512)의 각각의 것들로 가장 큰 합을 전송할 수 있다.
도 4b에 도시된 바와 같이, ACS 모듈(500)에 대한 계산의 비교적 최상 경로는 두꺼운 선들로 도시되어 있다.[0023]
ACS 모듈(500)의 최상 경로는 4개의 단일-비트 가산기들(501, 502, 503, 504)과 4개의 단일-비트 멀티플렉서들
(505, 506, 507, 508)을 포함할 수 있다. 따라서, ACS 모듈(500)의 깊이는 4개의 가산기들과 4개의 멀티플렉서
들을 포함한다.
그러나, 도 2에 도시된 설명된 실시예의 ACS 구성은 ACS 모듈(500)의 표준 2개의 4-비트 솔루션(solution)의 깊[0024]
이보다 적은 거의 2배의 깊이를 가질 수 있다. 이러한 특징들은 ACS 모듈의 조합 논리(combinatorial logic)의
더블링(doubling) 기술로 조합된 캐리-세이브 연산을 사용하여 성취될 수 있다. 캐리-세이브 연산은 아래에 설
명될 것이다. 비교를 위해, 리플 캐리 가산기가 먼저 설명될 수도 있다.
도 5a는 2-비트 리플 캐리 가산기를 도시한 블록도이다. 리플 캐리 가산기(600)는 도 5a에 도시된 바와 같이 가[0025]
산기들의 시퀀스(sequence)와 2개의 전가산기들(full adder)(602, 604)(또한 FAi와 FAi 1로 라벨이 붙여져 보여
짐)을 포함한다. 리플 캐리 가산기(600)는 N-비트 수들을 가산하도록 복수의 전가산기들을 사용하는 논리 회로
일 수 있다. 도시된 바와 같이, ai, bi는 수 A와 수 B의 비트들이고, 여기서 이다. 각각의
전가산기, 예를 들어, 제 1 및 제 2 풀러(602, 604)는 이전 가산기의 캐리 출력이고, 다음의 전가산기에 대한
각각의 캐리 비트 "리플들"인 캐리를 입력할 수 있다. 더 구체적으로, 제 1 및 제 2 전가산기들(602, 604)은 각
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각의 진행하는 전가산기로부터 캐리 입력들(ci 및 ci 1)과 입력 비트들(ai, bi 및 ai 1, bi 1)을 수신할 수 있고 2
개의 출력 비트들과 캐리 비트들(si, ci 1 및 si 1, ci 2)을 제공할 수 있다. 제 1 전가산기(602)는 이전의 전가산
기로부터 캐리 입력(ci)을 수신할 수 있다. 이전의 전가산기가 존재하지 않는다면, 입력 캐리(ci)는 0일 수
있다. 제 1 전가산기(602)는 캐리 출력(ci 1)을 제 2 전가산기(604)로 출력할 수 있다. 제 1 전가산기(602)로부
터의 캐리 출력(ci 1)은 제 2 전가산기(604)로의 캐리 입력(ci 1)일 수 있다. 유사하게, 제 2 전가산기(604)는 제
3 전가산기(도시되지 않음)로 캐리 입력(ci 2)으로서 그 제 2 캐리 출력(ci 2)을 제공할 수 있다. 입력(ci)이 동
일한 전가산기의 ci 2 출력을 생성하도록 사용될 수 없다는 것을 유념해야한다. 따라서, 캐리 전파가 하나의 전가
산기로부터 다음의 전가산기로 발생한다. 전가산기들(602, 604)의 각각으로의 각각의 입력 비트들(ai, bi 또는
ai 1, bi 1)은 4개의 부분적인 제품들로부터 인접한 비트들을 표현할 수 있다. 예를 들어, 제 1 전가산기(602)는
이러한 동일한 부분적인 제품들의 n 1 비트들을 각각 수신하는 제 2 전가산기(604)와 함께 제 1 , 제 2, 제 3
및 제 4 부분적인 제품들의 n번째 비트를 수신한다.
제 1 전가산기(602)(FAi)는 가산 결과의 출력 비트(si)와 캐리 비트(ci 1)를 계산할 수 있다. 제 1 전가산기[0026]
(602)로부터 출력된 캐리 비트(ci 1)는 다음의 제 2 전가산기(604)에 의해 사용될 수 있다. 가산 결과의 출력 비
트(si)와 캐리 비트(ci 1)는 다음의 관계식들, 을 만족시킬 수 있다. 따라서, 리
플 캐리 가산기(600)의 전체 깊이는 비트들의 수(n)와 동일할 수 있다. 비트들의 수가 증가하기 때문에, 리플
캐리 가산기(600)의 깊이는 증가할 수 있고, 이는 계산들의 속도를 느리게 할 수 있다.
특정한 구현들에 대해, 리플 캐리 가산기(600)의 레이아웃(layout)은 비교적 간단할 수 있고, 이는 구현에 있어[0027]
서 빠른 설계 시간을 허용할 수 있지만; 리플 캐리 가산기(600)는 각각의 전가산기, 예를 들어, 제 1 및 제 2
전가산기(602, 604)가 이전의 전가산기로부터 계산될 캐리 비트를 기다리기 때문에, 비교적 느릴 수 있다. 게이
트 지연은 전가산기 회로의 관찰로부터 용이하게 계산될 수 있다. 각각의 전가산기, 예를 들어, 제 1 및 제 2
가산기(602, 604)는 논리의 3개의 레벨들을 필요로 할 수 있다. 32-비트 리플 캐리 가산기는 32개의 전가산기들
을 포함하고, 따라서 최상 경로(최악의 경우) 지연이 (제 1 가산기에서 전달하는(carry) 입력으로부터) 시간의
3 지연-유닛들 31*2(나중의 가산기들에서 캐리 전파를 위한)로서 계산될 수 있어, 65 게이트 지연들의 등가물을
산출할 수 있다.
캐리-세이브 가산 기술들은 1 지연-유닛 시간에 대해 도 5a에 도시된 가산 구성의 깊이를 감소시키도록 사용될[0028]
수 있다. 도 5b는 표준 캐리-세이브 가산기를 도시한 블록도를 도시한다. 캐리-세이브 가산 기술들은 가산 구성
이 표준 리플 캐리 가산기보다 높은 주파수들에서 실행하도록 할 수 있다. 캐리-세이브 기술들로, 캐리 비트들
은 더 이상 모든 전가산기들을 통해 전파되지 않고; 캐리 비트들은 가산 동작의 결과의 일부가 될 수 있다. 연
산수들 중 하나는 최종 합을 형성하도록 2개의-연산수 가산기의 보통의 출력에 가산될 수 있는 제 2 출력 워드
를 형성하는, 다음의 전가산기들의 캐리 입력들을 공급하는 것 대신에, 캐리 입력들과 캐리 출력들에 입력될 수
있다. 캐리-세이브 가산기는 2진법의 3개 이상의 n-비트 수들의 합을 계산하고 입력들로서 동일한 치수들의 2개
의 수들을 출력하고, 하나는 부분적인 합 비트들의 시퀀스이고 또 다른 하나는 캐리 비트들의 시퀀스이다.
도 5b에 도시된 바와 같이, 캐리-세이브 가산기(700)는 3개의 연산수들의 빠른 가산을 허용하고 가산기들의 시[0029]
퀀스(시퀀스의 2개의 가산기들(702, 704)만이 도시됨)를 포함한다. 도시된 바와 같이, 수 A와 수 B의 가산이 다
음의 관계식(2)을 만족시킬 수 있다:
[0030]
이와 같이, 수 A와 수 B의 캐리-세이브 가산의 결과는 캐리-세이브 비트들(νi)의 어레이일 수 있다. 따라서,[0031]
캐리 세이브 가산기의 깊이는 단일 전가산기의 깊이와 동일할 수 있고, 즉, 깊이는 1과 동일할 수 있다.
캐리-세이브 가산기들이 가산 구성의 깊이를 1로 감소시키기 때문에, 캐리-세이브 연산을 적용하는 설명된 실시[0032]
예들은 계산의 속도를 증가시킬 수 있다. 도 6을 참조하면, 본 발명에 따라 2개의 4-비트 연산수들의 캐리-세이
브 ACS 모듈의 비트-레벨 뷰의 블록도가 도시된다. 도 3에 도시된 제 1 및 제 2 ACS 계층들(302, 304)은 도 6에
도시된 바와 같이 단일 ACS 모듈(800)로서 형성될 수 있다. ACS 모듈(800)은 비트 어레이들로서 표현된 제 1 및
제 2 브랜치 메트릭들(801, 802), 제 1 브랜치 메트릭들(801)에 대한 가산기들(803, 804, 805, 806)의 어레이,
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비교-선택 멀티플렉서들(CSMs)(807, 808, 809, 810)의 어레이 및 데이터를 저장하기 위한 복수의 레지스터들
(811, 812, 813, 814, 815, 816, 817, 818)을 포함한다. 제 2 브랜치 메트릭(802)은 제 2 브랜치 비트 어레이
와 또한 가산기들(803, 804, 805, 806)의 정확한 카피(copy)일 수 있는 전가산기들의 어레이를 포함할 수 있다.
레지스터들(811, 812, 813, 814, 815, 816, 817, 818)은 달라질 수 있는, 브랜치 메트릭들의 폭과 동일한 각각
의 폭을 가진, 표준 레지스터들일 수 있다. 예를 들어, 몇몇의 경우들에서, 브랜치 메트릭을 표현하기 위한 6
비트들은 충분할 수 있지만, 몇몇의 디코더 디자인들은 8 비트 표현을 사용한다. 제 1 브랜치 메트릭(801)에 대
한 비트들과 가산기들은 도 6에 도시되어 있지만, 제 2 브랜치 메트릭(802)에 대한 비트들과 가산기들은 간단함
을 위해 도 6에서 생략되어 있다. 제 2 브랜치 메트릭(802)에 대한 비트들과 가산기들은 브랜치 메트릭(801)에
대해 동일한 구조로 조직될 수 있다.
CSM들(807, 808, 809, 810)은 도 4b에 설명된 바와 같이, 관계식 SM = max(BM1 SM1, BM2 SM2)을 사용하여[0033]
계산된 가장 큰 합을 선택할 수 있고, 각각의 레지스터들(811, 812, 813, 814) 상으로 가장 큰 합을 전송할 수
있다.
도 6에 도시된 바와 같이, ACS 모듈(800)의 두꺼운 선들로 도시된 최상 경로는 캐리-세이브 연산이 적용될 수[0034]
있는, 2개의 단일-비트 가산기들(804, 805)과 2개의 단일-비트 CSM들(807, 808)을 포함할 수 있다. 상술된 바와
같이, 표준 ACS 모듈(500)의 깊이는 4개의 가산기들과 4개의 멀티플렉서들을 포함하고, 반면에, ACS 모듈(800)
은 2개의 단일-비트 가산기들과 2개의 단일-비트 CSM들을 포함할 수 있다. 따라서, ACS 모듈(800)의 ACS 구성은
표준 솔루션보다 작은 거의 2배의 깊이를 가질 수 있어, 설명된 실시예들의 ACS 구성들은 계산 속도를 증가시킬
수 있다. 이러한 특징들은 캐리-세이브 연산과 모듈의 조합 논리의 더블링 기술을 적용하여 성취될 수 있다.
도 7a를 참조하면, 블록도는 본 발명의 예시적인 실시예들에 따라 여기에 설명된 2배 속도의 ACS 기술들을 사용[0035]
하는 2배 속도의 ACS 디코더(10)의 실시예를 도시한다. 디코더는 비터비 디코더, 터보 디코더 또는 log-MAP 디
코더일 수 있다. 디코더는 일반적으로 모바일 디지털 셀룰러 전화기와 같은, 통신 시스템에서의 사용을 위해 구
성된 트랜스시버(transceiver)의 수신기 부분의 기능 프로세싱 블록일 수 있다. 디코더는 에러 정정 기능들을
실행할 수 있다. 도 7a에 도시된 바와 같이, 디코더(10)는 프로세서(12)와 연관된 메모리(14)를 포함한다. 디코
더의 일부를 형성하는, 상세히 상술된 바와 같은, 설명된 실시예들의 ACS 모듈의 기능적 요소들이 도 7a에 도시
된 디코더 실시예에 따라 구현될 수 있다는 것이 이해되어야한다.
프로세서(12)와 메모리(14)는 바람직하게 2배 속도의 디코더를 구현하도록 사용된 DSP(digital signal[0036]
processor)의 일부일 수 있다. 그러나, 여기서 사용된 바와 같이, 용어 "프로세서"는 하나 이상의 프로세싱 디
바이스들 및/또는 다른 프로세싱 회로(예를 들어, 응용 주문형 집적 회로들 또는 ASIC들, Gas, FPGA들 등)를 포
함하도록 일반적으로 의도될 수 있다는 것이 이해되어야한다. 여기서 사용된 바와 같이 용어 "메모리"는 예를
들어, RAM, ROM, 고정된 메모리 디바이스와 제거 가능한 메모리 디바이스 등과 같은, 하나 이상의 프로세싱 디
바이스들 및/또는 회로와 연관된 메모리를 포함하도록 일반적으로 의도될 수 있다. 또한, 대안적인 실시예에서,
ACS 모듈은 전반적인 터보 디코더를 구현하도록 사용된 DSP와 연관된 코프로세서(coprocessor)에 따라 구현될
수 있다. 이러한 경우에, 코프로세서는 DSP와 연관된 메모리의 사용에 있어서 공유할 수 있다.
따라서, 여기에 설명된 바와 같이, 발명의 방법론들을 실행하기 위한 명령들 또는 코드를 포함하는 소프트웨어[0037]
구성 요소들은 터보 디코더의 연관된 메모리에 저장될 수 있고, 사용되기 위해 준비될 때, 부분적으로 또는 전
반적으로 로딩될 수 있고 하나 이상의 프로세싱 디바이스들 및/또는 터보 디코더의 회로에 의해 실행될 수
있다.
도 7b를 참조하면, 블록도는 본 발명에 따라 ACS 2배-속도 기술들을 적용하는 2배 속도의 디코더(10)에 대한 트[0038]
렐리스-기반의 실시예의 예시적인 실시예를 도시한다. 도시된 바와 같이, 디코더(20)는 브랜치 메트릭 계산 모
듈(22), 제 1 및 제 2 ACS 모듈들(24, 26) 및 레지스터들(28)을 포함한다. 브랜치 메트릭 계산 모듈(22)은 브랜
치 메트릭들을 계산한다. 제 1 및 제 2 ACS 모듈들(24, 26)은 반복 루프(29) 내의 캐리-세이브 가산 기술을 사
용하여 경로 메트릭들로서 브랜치 메트릭들을 반복하여 계산할 수 있다. 이 때, 제 1 및 제 2 ACS 모듈들(24,
26)은 진입하는 경로 메트릭들을 비교할 수 있고, 트렐리스의 각각의 상태에 대한 가장 있음직한 상태 천이들을
선택하도록 결정할 수 있고 대응하는 결정 비트들을 포함할 수 있는 출력 상태 메트릭들을 생성할 수 있다. 레
지스터들(28)은 결정 비트들을 저장할 수 있고 디코딩된 출력들을 생성하도록 도울 수 있다. 상태 메트릭들 계
산 동안 실행된 주요 연산 동작은 클록 사이클에서 ACS 2배-속도의 동작일 수 있고, 이는 종래의 ACS 동작과 비
교하여 계산 속도를 적어도 2배 증가시킬 수 있다.
도 8은 도 3 및 도 6에 도시된 바와 같이 2배 속도의 ACS 기술들을 가진 모듈(30)에 대한 예시적인 방법을 도시[0039]
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한 흐름도이다. 도시된 바와 같이, 단계 31에서, 캐리-세이브 연산의 2개 이상의 상태 메트릭들은 제 1 각각의
합 구성 요소들을 가진 제 1 ACS 계층 모듈(302)에 제공될 수 있다. 단계 32에서, 제 1 ACS 계층 모듈(302)의
캐리-세이브 연산의 2개 이상의 컴퓨팅 상태 메트릭들은 2개 이상의 각각의 브랜치 메트릭들에 응답하여 클록
사이클에서 생성될 수 있다. 단계 33에서, 2개 이상의 컴퓨팅 상태 메트릭들은 각각의 제 2 합 및 캐리 구성 요
소들을 가진 제 2 ACS 계층 모듈(304)에 공급될 수 있다. 단계 34에서, 제 2 ACS 계층 모듈(304)의 캐리-세이브
연산의 다른 2개 이상의 컴퓨팅 상태 메트릭들은 동일한 클록 사이클에서 다른 2개 이상의 각각의 브랜치 메트
릭들과 2개 이상의 컴퓨팅 상태 메트릭들에 응답하여 생성될 수 있다. 단계 35에서, 다른 2개 이상의 컴퓨팅 상
태 메트릭들은 제 2 ACS 계층 모듈(304)의 캐리 구성 요소들(306)에 저장될 수 있다. 단계 36에서, 다른 2개 이
상의 컴퓨팅 상태 메트릭들은 다음의 반복 계산을 위해 제 1 ACS 계층 모듈(302)에 제공될 수 있다.
여기서 "하나의 실시예(one embodiment)" 또는 "하나의 실시예(an embodiment)"에 대한 언급은 실시예와 관련되[0040]
어 설명된 특정한 특징, 구조 또는 특성이 본 발명의 적어도 하나의 실시예에 포함될 수 있다는 것을 의미한다.
상세 설명에서 다양한 위치들에 있는 구 "하나의 실시예에서"의 출연들은 반드시 동일한 실시예를 모두 언급하
지 않고 또는 다른 실시예들을 제외하고 반드시 상호적으로 별개의 또는 대안적인 실시예들일 필요는 없다. 동
일한 것은 용어 "구현"으로 적용된다.
이 적용에서 사용된 바와 같이, 단어 "예시적인"은 여기서 예, 예시 또는 실례의 역할을 하는 것을 의미하도록[0041]
사용된다. "예시적인"과 같은 여기서 설명된 임의의 양태 또는 디자인은 다른 양태들 또는 디자인들을 통해 바
람직하거나 유리한 것으로 반드시 해석될 필요는 없다. 오히려, 단어 "예시적인"의 사용은 간결한 방식으로 콘
셉트들을 표현하도록 의도된다.
게다가, 용어 "또는(or)"은 배타적인 "or" 보다는 포괄적인 "or"을 의미하도록 의도된다. 즉, 달리 언급되지 않[0042]
는다면, "X는 A 또는 B를 사용한다"가 임의의 자연 포괄적인 교환들(natural inclusive permutation)을 의미하
도록 의도된다는 것이 문맥으로부터 명백하다. 즉, "X가 A를 사용하고; X가 B를 사용하고; 또는 X가 A와 B 모두
를 사용한다면, "X는 A 또는 B를 사용한다"가 임의의 앞서 말한 예들 하에서 충족된다. 게다가, 이 출원에서 사
용된 바와 같은 부정관사들 "a" 및 "an"과 첨부된 청구항들은 달리 언급되지 않거나 또는 단수 형태를 지향하도
록 문맥으로부터 명백하지 않다면 "하나 이상"을 의미하도록 일반적으로 해석되어야한다.
비록 여기서 설명된 주제가 사용자-상호적인 구성 요소들을 가진 계산 적용에 대한 하나 이상의 계산 적용 특징[0043]
들/동작들을 처리하도록 실례가 되는 구현들의 문맥에 설명될 수 있지만, 주제는 이 특정한 실시예들에 제한되
지 않는다. 오히려, 여기서 설명된 기술들은 사용자-상호적인 구성 요소 실행 관리 방법들, 시스템들, 플랫폼들
및/또는 장치들의 임의의 적합한 유형에 적용될 수 있다.
본 발명은 (ASIC 또는 FPGA와 같은) 단일 집적 회로, 멀티-칩 모듈, 단일 카드 또는 멀티-카드 회로 팩으로서[0044]
가능한 구현을 포함하는, 회로-기반 프로세스들로서 구현될 수 있다. 기술 분야의 숙련자에게 명백한 바와
같이, 회로 요소들의 다양한 기능들은 또한 소프트웨어 프로그램에서 블록들을 처리하면서 구현될 수 있다. 이
러한 소프트웨어는 예를 들어, 디지털 신호 프로세서, 마이크로-제어기 또는 일반적인-목적의 컴퓨터에서 사용
될 수 있다.
본 발명은 이러한 방법들을 실행하기 위한 방법들과 장치들의 형성으로 구현될 수 있다. 본 발명은 또한 자기[0045]
기록 매체, 광 기록 매체, 고체 상태 메모리, 플로피 디스켓들, CD-ROM들, 하드 드라이브 또는 임의의 다른 기
계-판독 가능 세이브 매체와 같은, 유형 매체(tangible media)에서 구현되는 프로그램 코드의 형태로 구현될 수
있고, 프로그램 코드가 컴퓨터와 같은 기계 내로 로딩되고 기계에 의해 실행될 때, 기계는 발명을 실행하기 위
한 장치가 된다. 본 발명은 또한 프로그램 코드의 형태로 구현될 수 있고, 예를 들어, 세이브 매체에 저장되고,
기계 내로 로딩되고 및/또는 기계에 의해 실행되거나 또는 배선 또는 케이블류를 통해, 광섬유들을 통해 또는
전자기 방사선을 통해, 몇몇의 전송 매체 또는 캐리어를 걸쳐 전송되든 간에, 프로그램 코드가 컴퓨터와 같은
기계 내로 로딩되고 기계에 의해 실행될 때, 기계는 발명을 실행하기 위한 장치가 된다. 일반적인-목적의 프로
세서 상에서 구현될 때, 프로그램 코드 세그먼트들은 특정한 논리 회로들에 비슷하게 동작하는 유일한 디바이스
를 제공하도록 프로세서와 결합한다. 본 발명은 또한 매체, 자기 기록 매체의 저장된 자기-필드 변화들 등을 통
해 전기적으로 또는 광학적으로 전송된 신호값들의 다른 시퀀스 또는 비트스트림의 형태로 구현될 수 있고, 본
발명의 방법 및/또는 장치를 사용하여 생성될 수 있다.
청구항들의 도면 번호들 및/또는 도면 참조 라벨들의 사용은 청구항들의 이해를 용이하게 하도록 청구된 주제의[0046]
하나 이상의 가능한 실시예들을 식별하기 위해 의도된다. 이러한 사용은 대응하는 도면들에 도시된 실시예들로
청구항들의 범위를 반드시 제한하는 것으로서 해석되어서는 안 된다.
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여기에 제시된 예시적인 방법들의 단계들이 설명된 순서로 반드시 실행되도록 요구되지 않고, 이러한 방법들의[0047]
단계들의 순서가 단지 예시적인 것으로 이해되어야한다는 것이 이해되어야한다. 유사하게, 추가의 단계들은 이
러한 방법들에 포함될 수 있고 특정한 단계들은 본 발명의 다양한 실시예들과 일치하는 방법들에서 생략되거나
또는 결합될 수 있다.
비록 다음 방법의 청구항들의 요소들이, 만약 있다면, 대응하는 라벨링(labeling)과 특정한 시퀀스로 언급될지[0048]
라도, 청구항 설명들이 몇몇의 또는 모든 이러한 요소들을 구현하기 위한 특정한 시퀀스를 달리 내포하지 않는
다면, 이러한 요소들은 반드시 특정한 시퀀스로 구현되는 것을 제한하도록 의도될 필요가 없다.
여기서 어떠한 청구항도 만약 요소가 구 "~를 위한 수단" 또는 "~를 위한 단계"를 사용하여 명확히 언급되지 않[0049]
는다면, 가출원 35 U.S.C. § 112, 6번째 문단 하에서 해석되지 않는다.
상세 사항들의 다양한 변화들, 재료들 및 본 발명의 성질을 설명하도록 설명되고 예시되는 부분들의 방식이 다[0050]
음의 청구항들에서 표현되는 바와 같이 발명의 범주로부터 벗어남이 없이 기술분야의 숙련자들에 의해 형성될
수 있다는 것이 또한 이해될 것이다.
도면
도면1
도면2
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도면3
도면4a
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도면4b
도면5a
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도면5b
도면6
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- 15 -
도면7a
도면7b
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도면8
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