(19)대한민국특허청(KR)
(12) 등록특허공보(B1)
(51) 。Int. Cl.
H01L 51/40 (2006.01)
H05B 33/10 (2006.01)
(45) 공고일자
(11) 등록번호
(24) 등록일자
2007년01월22일
10-0671758
2007년01월15일
(21) 출원번호 10-2002-7006631 (65) 공개번호 10-2002-0066399
(22) 출원일자 2002년05월23일 (43) 공개일자 2002년08월16일
심사청구일자 2005년11월04일
번역문 제출일자 2002년05월23일
(86) 국제출원번호 PCT/US2000/031989 (87) 국제공개번호 WO 2001/39288
국제출원일자 2000년11월21일 국제공개일자 2001년05월31일
(81) 지정국 국내특허 : 알바니아, 아르메니아, 오스트리아, 오스트레일리아, 아제르바이잔, 보스니아 헤르
체고비나, 바베이도스, 불가리아, 브라질, 벨라루스, 캐나다, 스위스, 리히텐슈타인, 중국, 쿠
바, 체코, 독일, 덴마크, 에스토니아, 스페인, 핀란드, 영국, 그루지야, 헝가리, 이스라엘, 아이
슬랜드, 일본, 케냐, 키르키즈스탐, 북한, 대한민국, 카자흐스탄, 세인트루시아, 스리랑카, 리베
이라, 레소토, 리투아니아, 룩셈부르크, 라트비아, 몰도바, 마다가스카르, 마케도니아공화국,
몽고, 말라위, 멕시코, 노르웨이, 뉴질랜드, 슬로베니아, 슬로바키아, 타지키스탄, 투르크맨, 터
어키, 트리니아드토바고, 우크라이나, 우간다, 우즈베키스탄, 베트남, 폴란드, 포르투칼, 루마
니아, 러시아, 수단, 스웨덴, 싱가포르, 아랍에미리트, 안티구와바부다, 코스타리카, 도미니카,
알제리, 모로코, 탄자니아, 남아프리카, 벨리제, 모잠비크, 에쿠아도르, 필리핀,
AP ARIPO특허 : 케냐, 레소토, 말라위, 수단, 스와질랜드, 우간다, 시에라리온, 가나, 감비아,
짐바브웨,
EA 유라시아특허 : 아르메니아, 아제르바이잔, 벨라루스, 키르키즈스탐, 카자흐스탄, 몰도바,
러시아, 타지키스탄, 투르크맨,
EP 유럽특허 : 오스트리아, 벨기에, 스위스, 리히텐슈타인, 독일, 덴마크, 스페인, 프랑스, 영
국, 그리스, 아일랜드, 이탈리아, 룩셈부르크, 모나코, 네덜란드, 포르투칼, 스웨덴, 핀란드, 사
이프러스,
OA OAPI특허 : 부르키나파소, 베닌, 중앙아프리카, 콩고, 코트디브와르, 카메룬, 가봉, 기니,
말리, 모리타니, 니제르, 세네갈, 차드, 토고, 기니 비사우, 적도 기니,
(30) 우선권주장 09/447,793 1999년11월23일 미국(US)
(73) 특허권자 트러스티스 오브 프린스턴 유니버시티
미국, 뉴저지 08544-0036, 프린스톤, 우편사서함 36
(72) 발명자 김,창순
미국,뉴저지08544,프린스톤,그래듀에이트칼리지,프린스턴유니버시티
버로우스,폴,이.
미국,워싱턴99337,케네위크,바카로드101105
포레스트,스테판,알.
미국,뉴저지08540,프린스턴,헌트드라이브148
등록특허 10-0671758
- 1 -
조우,테오도레
미국,뉴저지08540,프린스턴,크랜베리코트6
(74) 대리인 박경재
심사관 : 김종권
전체 청구항 수 : 총 28 항
(54) 장치를 패턴화 하기 위한 방법
(57) 요약
본 발명은 박막 필름용 패턴화 방법에 관한 것으로서, 보다 상세하게는 다이를 이용한 패턴화 방법에 관한 것이다. 제 1 유
기금속층(608)에 이어서 제 1 전극층(608)이 기판(602) 상에 침적되었다. 양각부(506)를 가지는 제 1 패턴화된 다이
(500)이 이후 제 1 전극층(608)에 압착되었고, 제 1 패턴화된 다이(500)의 양각부(506)가 제 1 전극층(608)과 접촉한다.
패턴화된 다이(500)이 제거되고, 제 1 패턴화된 다이(500)의 양각부(506)와 접촉하는 제 1 전극층(608)의 부분이 제거된
다. 발명의 한 실시예에서 제 2 유기층과 이어서 제 2 전극층이 그후 제 1 전극층위에 침적되었다. 양각부를 가지는 제 2
패턴화된 다이가 제 2 전극층에 압착되고, 제 2 패턴화된 다이의 양각부가 제 2 전극층의 부분에 접촉한다. 제 2 패턴화된
다이는 제거되고, 제 2 패턴화된 다이의 양각부와 접촉하는 제 2 전극층의 부분이 제거된다. 바람직하게, 패턴화된 다이는
금속과 같은 접착성재료(508)로 코팅된다.
대표도
도 5
특허청구의 범위
청구항 1.
유기 장치를 제조하는 방법에 있어서,
(a) 유기 재료를 포함하는 제 1 층을 기판상에 침적하는 단계;
(b) 전극 재료를 포함하는 제 2 층을 상기 제 1 층상에 침적하는 단계;
(c) 제 2 층상에 양각부를 가지는 패턴화된 다이를 압착하는 단계; 및
(d) 패턴화된 다이를 제거하는 단계
를 포함하는 유기 장치 제조 방법.
청구항 2.
제 1 항에 있어서, 패턴화된 다이는 실리콘을 포함하는 유기장치 제조방법.
청구항 3.
등록특허 10-0671758
- 2 -
제 1 항에 있어서, 패턴화된 다이는 접착성 재료로 코팅된 양각부를 가지는 유기장치 제조방법.
청구항 4.
제 3 항에 있어서, 접착성 재료는 적어도 하나의 금속을 포함하는 유기장치 제조 방법.
청구항 5.
제 3 항에 있어서, 접착성 재료는 아교를 포함하는 유기장치 제조방법.
청구항 6.
제 1 항에 있어서, 제 1 층이 침적되기 전에 기판상에 제 3 층이 침적되는 유기장치 제조방법.
청구항 7.
제 6 항에 있어서, 제 1 층이 침적되기 전에 제 3 층이 패턴화되는 유기장치 제조방법.
청구항 8.
제 6 항에 있어서, 각 장치가 제 3 층에서 형성된 하부 전극, 제 1 층에서 형성된 유기 발광층 및 제 2 층에서 형성된 상부
전극을 가지는 유기 발광장치의 수동배열을 제조하기 위하여 사용되는 유기장치 제조 방법
청구항 9.
제 6 항에 있어서, 제 3 층은 전극 재료를 포함하는 유기장치 제조 방법.
청구항 10.
제 9 항에 있어서, 제 3 층은 금속과 금속 산화물로 구성되는 그룹에서 선택되는 유기장치 제조 방법.
청구항 11.
제 1 항에 있어서, 제 2 층은 금속과 금속 산화물로 구성되는 그룹에서 선택되는 유기장치 제조 방법.
청구항 12.
접착 재료로 코팅된 양각부를 포함하는 패턴화된 다이.
청구항 13.
등록특허 10-0671758
- 3 -
제 12 항에 있어서, 접착 재료는 금속을 포함하는 패턴화된 다이.
청구항 14.
제 12 항에 있어서, 접착 재료는 금속 합금을 포함하는 패턴화된 다이.
청구항 15.
제 12 항에 있어서, 패턴화된 다이는 실리콘을 포함하는 패턴화된 다이.
청구항 16.
유기 장치를 제조하는 방법에 있어서,
(a) 제 1 유기층을 기판상에 침적하는 단계;
(b) 제 1 전극층을 제 1 유기층상에 침적하는 단계;
(c) 제 1 패턴화된 다이의 양각부가 제 1 전극층의 부분에 접촉하도록 양각부를 가지는 제 1 패턴화된 다이를 제 1 전극층
상에 압착하는 단계;
(d) 제 1 패턴화된 다이의 양각부와 접촉하는 제 1 전극층의 부분이 제거되도록 제 1 패턴화된 다이를 제거하는 단계;
(e) 제 2 유기층을 제 1 전극층위에 침적시키는 단계;
(f) 제 2 전극층을 제 2 유기층 위에 침적시키는 단계;
(g) 제 2 패턴화된 다이의 양각부가 제 2 전극층의 부분와 접촉하도록, 제 2 전극층상에 양각부를 가지는 제 2 패턴화된 다
이를 압착시키는 단계;
(h) 제 2 패턴화된 다이의 양각부와 접촉하는 제 2 전극층의부분이 제거되도록, 제 2 패턴화된 다이를 제거하는 단계
를 포함하는 유기 장치 제조 방법.
청구항 17.
제 16 항에 있어서,
(i) 제 2 전극층상에 제 3 유기층을 침적시키는 단계;
(j) 제 3 유기층상에 제 3 전극층을 침적시키는 단계;
(k) 제 3 패턴화된 다이의 양각부가 제 3 전극층의 부분과 접촉하도록, 제 3 전극층상에 양각부를 가지는 제 3 패턴화된 다
이를 압착하는 단계;
(l) 제 3 패턴화된 다이의 양각부와 접촉하는 제 3 전극층의 부분이 제거되도록, 제 3 패턴화된 다이를 제거하는 단계
를 더 포함하는 유기장치 제조 방법.
등록특허 10-0671758
- 4 -
청구항 18.
제 16 항에 있어서,
(d) 단계 후 및 (e) 단계 전에, (d)단계에서 제 1 전극층의 부분의 제거에 의해 노출된 제 1 유기층의 부분을 제거하는 단
계;
(g)단계 후 및 (h) 단계 전에, (g)단계에서 제 2 전극층의 부분의 제거에 의해서 노출된 제 2 유기층의 부분을 제거하는 단
계
를 더 포함하는 유기 장치 제조 방법.
청구항 19.
제 18 항에 있어서, 제 1 유기층의 부분은 반응성 이온 에칭에 의해서 제거되는 유기장치 제조 방법.
청구항 20.
제 19 항에 있어서, 제 1 유기층의 부분은 CF4 와 O2 조합으로 반응성 이온 에칭되어 제거되는 유기 장치 제조 방법.
청구항 21.
제 19 항에 있어서, 제 1 유기층의 부분은 O2 로 반응성 이온 에칭되어 제거되는 유기 장치 제조 방법.
청구항 22.
제 16 항에 있어서, 단계 (c) 동안 제 1 패턴화된 다이의 양각부와 접촉하는 제 1 전극층의 부분은 단계(c)동안 제 1 패턴화
된 다이에 접착되는 유기 장치제조 방법.
청구항 23.
제 22 항에 있어서, 접착은 냉-접합에 기인하는 유기장치 제조 방법.
청구항 24.
유기 장치를 제조하는 방법에 있어서,
(a) 제 1 유기층을 기판상에 침적하는 단계;
(b) 제 1 전극층을 제 1 유기층상에 침적하는 단계;
(c) 양각부가 있는 제 1 패턴화된 다이를 제 1 전극층에 압착하는 단계;
(d) 제 1 패턴화된 다이를 제거하는 단계;
등록특허 10-0671758
- 5 -
(e) 제 2 유기층을 제 1 전극층위에 침적시키는 단계;
(f) 제 2 전극층을 제 2 유기층 위에 침적시키는 단계;
(g) 제 2 전극층상에 양각부를 가지는 제 2 패턴화된 다이를 압착시키는 단계;
(h) 제 2 패턴화된 다이를 제거하는 단계
를 포함하는 유기 장치 제조 방법.
청구항 25.
제 16 항에 있어서, 패턴화된 다이는 실리콘을 포함하는 유기장치 제조 방법.
청구항 26.
제 16 항에 있어서, 패턴화된 다이가 접착성 재료로 코팅된 양각부를 가지는 유기 장치 제조방법.
청구항 27.
제 26 항에 있어서, 접착성 재료는 적어도 하나의 금속을 포함하는 유기장치 제조방법.
청구항 28.
제 26 항에 있어서, 접착재료는 아교를 포함하는 유기장치 제조방법.
명세서
기술분야
본 발명은 박막 필름용 패턴화 방법에 관한 것으로서, 보다 상세하게는 다이를 이용한 패턴화 방법에 관한 것이다.
배경기술
본 출원은 1999, 11, 23 일 출원된 미국특허출원 제 09/447,793 호의 CIP 출원으로서 전체가 참고문헌으로 도입되었다.
전류에 의해서 여기(excited)될 때 발광하는 박막을 이용하는 유기 발광 장치(OLEDs)는 평판(flat panel) 디스플레이와
같은 응용분야에서 점점 보편적인 기술이 되어가고 있다. 보편적인 OLED 구성은, 여기서 참고문헌으로 도입된 PCT 출원
WO 96/19792 에서 기술된 바와 같이, 두개의 헤테로구조와 하나의 호모구조 및 하나의 층을 포함한다.
OLEDs의 배열을 형성하기 위해서는, 구성재료가 패턴화되어야 한다. 그러한 패턴화는 Sheih 의 미국특허 제 5,642,611
및 Burrows 등의 미국 특허 제 6,013,528 에 공개된 것처럼 포토레지스트(photoresist)에 의해서 수행될 수 있다. 또한
쉐도우 마스크(shadow mask)가 동시에 계류중인 미국 특허 출원 제 09/182,636에 의해서 공개된 것처럼 패턴에 이용될
수 있다. 쉐도우 마스크는 충분히 두꺼워서 기계적인 강도를 제공하여야 하며, 따라서 패턴의 얻어질 수 있는 해결책이 제
한된다. 엑시머 레이져 제거 및 컨퍼멀(conformal) 마스크와 같은 패턴화의 다른 방법들이 사용되어 왔다.
이러한 공지된 패턴화 방법들이 어떤 환경에서는 수용가능 할지라도, 보다 정확하고, 빠르며, 덜 비싼 패턴화 방법이 바람
직하다.
등록특허 10-0671758
- 6 -
발명의 요약
본 발명은 유기 장치의 패턴화(patterning) 방법에 관한 것으로서, 보다 상세하게는 다이(die)를 이용한 패턴화 방법에 관
한 것이다. 제 1 유기 재료층에 이어, 제 1 전극층이 기판(substrate)상에 침적된다. 양각부(raised portion)가 있는 제 1
패턴화된 다이는 이후 제 1 전극층위에 압착되고, 따라서 제 1 패턴화된 다이의 양각부가 제 1 전극층의 부분과 접하게 된
다. 패턴화된 다이가 제거되고, 제 1 패턴화된 다이와 접하는 제 1 전극층의 부분이 제거된다. 발명의 실시예에서, 제 2 유
기층에 이어, 제 2 전극층이 제 1 전극층 상에 침적된다. 양각부가 있는 제 2 패턴화된 다이는 제 2 전극층에 압착되고, 제
2 패턴화된 다이의 양각부가 제 2 전극층의 부분과 접하게 된다. 제 2 패턴화된 다이가 제거되고, 제 2 패턴화된 다이의 양
각부와 접하는 제 2 전극층의 부분이 제거된다. 바람직하게는 패턴화된 다이가 금속과 같은 접착성 재료로 코팅된다.
발명의 상세한 설명
본 발명은 하기의 공정들 및 첨부도면에 있는 실시예를 참고로 기술된다.
다이를 이용하여 전자 장치를 패턴화하기 위하여 어떤 방법이 제공된다. 장치는 기판상에 제조된다. 본 발명에 따른 패턴
화에 앞서, 패턴화된 층 또는 제 1 전극이 기판상에 공지의 기술을 이용하여 형성될 수 있다. 그 후, 유기재료의 블랭킷층이
기판과 어떤 패턴화된 층 또는 거기 존재하는 전극에 침적된다. 다음, 금속 전극 재료("상부 전극층(top electrode layer")
의 블랭킷층이 유기층상에 침적된다. 상부전극층은 예를 들어 음극층 또는 양극층일 수 있다. 바람직하게는 상부 전극층이
음극층이면, 다음 제 1 층은 양극층이며, 또는 그 역이다.
전극 장치는 예를 들면 참고문헌으로 여기에 도입된 미국특허 제 5,707,745 에서 기술된 것과 같은 유기 발광 장치
(OLED)일 수 있다.
블랭킷 층은 소정의 패턴을 형성하는 양각부 또는 음각부가 있는 다이로 패턴화된다. 한 실시예에 따라서, 다이가 블랭킷
층에 압착되고, 따라서 다이의 양각부가 기판상에서 아래층을 압착하게 된다. 결과적으로, 유기층이 변형되고, 상부 전극
층이 다이의 양각부와 음각부사이의 접합부분에서 파열될 것이다. 다이의 양각부는 상부 전극층의 하단부분은 다이에 점
착되어 다이가 들어올려질 때 제거되도록 재료로 코팅된다. 다이의 양각부가 재료로 코팅되지 않았을 때는, 상부 전극층의
하단부분은 다이에 고정되고, 다이에 의한 압착은 상부 전극층의 파열을 일으키나, 그러나 잔존 상부 전극층은 패턴화된
전자 장치의 부분으로 잔존한다.
다이는 단단한 재료로 형성된다. 다이는 쉽게 패턴화되는 재료로 만들어지는 것이 바람직하다. 본 발명에 따르는 다이를
형성하기 위해서 사용될 수 있는 적절한 재료의 예는 실리콘, 유리, 쿼츠(quartz) 및 단단한 금속들이다. 실리콘은 단단하
고 쉽게 패턴화되므로, 실험실에서 바람직한 다이 재료이다. 그러나 다른 재료들은 대규모 생산에서 보다 적절할 것이다.
도 1 은 본 발명의 이용에 적용된 다이(100)의 단면을 보여준다. 다이(100)는 단단한 재료로 형성된 바디(102)를 가진다.
바디(102)는 음각부(104)와 양각부(106)를 가진다. 음각부(104)와 양각부(106)는 실리콘 패턴화 및 에칭 공정과 같은 공
지의 기술을 이용하여 형성될 수 있다. 양각부(106)는 코팅(108)으로 코팅된다. 코팅(108)은 바디(102)에 잘 부착되도록
적용된다. 코팅(108)은 또한 금속, 인듐산화주석(indium tin oxide)과 같은 재료에 잘 접착되도록 적용된다. 예를 들어, 코
팅(108)은 금속 또는 다른 압력에 민감한 접착제일수 있다, 보다 상세하게는, 만일 금속이 사용되면, 이것은 유기표면의 들
어올려지는 금속과 거의 동일한 조성의 같은 것이어야 한다. 압착시 이러한 유사한 금속들은 강한 냉-접합(cold-welding)
결합을 형성한다.
도 2 는 본 발명에 따른 패턴화 전의 시료 (200)의 단면을 보여준다. 시료(200) 은 지지를 제공하도록 적용된 금속으로 만
들어진 기판(202)을 가진다. 기판(202)은 유리, 폴리머 및 플래시글라스를 포함하는 어떤 적절한 재료로 만들어 질 수 있
다. 기판(202)은 단단하고, 유연하며, 불투명하거나 또는 투명할 수 있다. 바람직하게, 기판(202)은 유리 또는 플라스틱과
같은 재료로 만들어진다. 전도성 재료로 만들어진 하부전극(204)이 기판상에 공지의 방법을 이용하여 침적된다. 바람직하
게, 하부전극(204)은 투명한 전도성 재료, 예를 들면 ITO 와 같은 재료로 만들어진다. 한 실시예에서, 하부전극(204)은 도
4 를 참조하여 보다 상세하게 기술되는 것처럼 스트립(strip)으로 패턴화될 수 있다. 유기층 (206) 이 하부 전극(204) 상에
블랭킷 침적된다. 유기층(206) 은 단독의 층 또는 복수의 층을 포함할 수 있다. 예를 들면, 참조로서 도입된 미국특허 제
5,707,745 에 기술된 바와 같이 유기층(206)은 하나 또는 이중헤테로 구조 OLED의 다중 유기층을 포함할 수 있다. 상부
전극층(208)이 유기층(206)상에 블랭킷 침적될 수 있다. 상부전극층(208)은 금속, 금속함금, 또는 ITO 와 같은 전도성 재
료로 만들어 질 수 있다.
등록특허 10-0671758
- 7 -
도 3 은 도 2의 시료(200)와 유사한 시료(300)를 OLEDs 배열로 패턴화하기 위해서 사용된 도 1 의 다이(100)의 단면을
보여준다. 도 3 의 기판 (302), 하부전극(304) 유기층(306)(영역(306a)과 영역(306b)을 포함하는) 및 상부 전극층은 도 2
의 기판 (202), 하부 전극(204), 유기층(206) 및 상부 전극층(208)에 상응한다.
다이(100)가 시료(300)에 압착되고, 다이(100)의 양각부(106)는 시료(300)의 상부와 접촉한다. 상부 전극층(308)의
(308b)영역은 코팅(108)에 부착되고, 다이 (100)가 시료(300)로부터 올라갈 때, 제거된다. 상부 전극(308a)(상부 전극층
(308)의 잔존부)은 다이에 부착되지 않는다.
도 4 는 도 3 을 참조하여 기술된 대로 패턴화 후 시료(300)의 많은 가능한 다른 평면도중 하나를 보여준다. 도 4 에서는
수동 디스플레이가 고안된다. 상세하게는, 도 3 은 선 3' 을 통한 도 4 의 단면이다. 유기층 (306) 및 상부 전극층 (308)의
침적전에, 및 다이(100)에 의한 시료(300)의 압착전에 하부 전극(304)이 이 분야에서 공지된 기술을 이용하여 스트립
(strips)으로 패턴화된다. 압착 후에, 상부 전극층(308)은 패턴화되어 상부 전극(308a)을 형성한다. (306a)영역은 상부전
극층(308)의 영역(308b)이 다이 (100)에 의해서 제거되기 때문에 노출된다.
발명의 한 실시예에서, 시료(300)는 도 4 에서 보여진 것 처럼 3 x 2 배열의 전자 장치를 형성한다. 상세하게는, 전자 장치
(402),(404),(406),(408),(410) 및 (412) 는 하부 전극 (304)과 상부전극(308a)의 교차(intersection)에서 제조된다. 이
분야에서 공지된 수동 매트릭스 주소매김(addressing) 기술을 이용하여, 하부 전극(304)과 상부전극(308a)의 전압을 조
정하여 독립적으로 이들 각각의 전자들이 주소화 될 수 있다.
본 발명은 여기에서 특정적으로 기술된 이런것들보다 유기 장치의 훨씬 더 큰 배열을 제조하기 위해서 사용될 수 있다. 게
다가, 다중-칼라 디스플레이는 이분야에서 공지된 다양한 하부-전환층(down-conversion layer)을 침적하여 제조될 수
있다.
예를 들면, 하부 전극(204)의 침적에 앞서, 유기층(206)은 청색광 방출하는 재료로 만들어질 수 있고, 패턴화된 블루-투-
그린(blue-to-green), 블루-투-레드(blue-to-red)하부 전환층이 기판 (202)상에 침적될 수 있다. 이들 하부 전환층은 패
턴화되고, 최종적으로 제조된 유기 장치의 배열이 3-칼라 픽셀을 형성하고, 여기서 각 픽셀은 세 개의 유기장치-블루를 방
출하는 하부전환층이 없는 것 하나, 그린을 방출하는 블루-투-그린 하부 전환층을 가지는 하나, 레드를 방출하는 블루-투
ㅡ레드 하부 전환층을 가지는 하나를 포함한다.
유기층은 다양한 메카니즘 중 하나를 통해서 빛을 방출한다. 빛의 방출은 일반적으로 "발광"으로 언급된다. 특정한 발광 메
카니즘은 인광과 형광을 포함한다. 본 발명의 목적을 위해, 발광의 어떤 형태든 실시의 어떠한 형태에서 사용될 수 있다.
실시예
후-침적(post-deposition) 스템핑(stamping)에 의한 OLED 디스플레이의 직접적인 마이크로패턴화를 위한 본 발명에 따
른 방법이 수행되었다. 상세하게는 패턴화되지 않은 OLED가 패턴화되어, 금속층을 가지는 패턴화된 실리콘 스탬프(즉 다
이)를 패턴화되지 않은 OLED 에 압착하는 것에 의해서 OLED 의 음극층이 선택적으로 OLED 에서 선택적으로 들려 제거
된다. 이러한 후-침적 스탬핑 방법에서, 스템프는 금속을 함유하며, 금속 코팅과 음극이 서로 접촉될 때 패턴화되지 않은
OLED의 음극에 냉접합한다. 스템프가 OLED 로부터 제거될 때, 스템프상에 금속이 놓여져 있던 동일한 패턴으로 음극은
선택적으로 OLED 로부터 제거된다.
본 실시예에서 도 5 에서 보여지는 패턴화 공정이 사용되었다. 먼저, 양극(604), 하나 이상의 유기층(606) 및 음극(608)을
가지는 패턴화되지 않은 작은 분자 OLED 구조가 전체 기판 면적(602)상에 진공침적되었다. 필름 침적에 앞서, 유리 기판
(602)이 - 1500 Å 두께로 먼저 코팅되고, 투명하며, 전도성(20 Ω/? )인 인듐산화주석 (indium tin oxide(ITO)) 음극이 세
척된 후, 산소 플라즈마 처리(31 W RF 파워, 50 sccm 산소유속, 100 m Torr 챔버 압력)된다. OLED 는 홀전송 재료로서
4,4'-비스[N-(1-나프틸)-N-페닐-아미노]바이페닐(α-NPD) 500 Å 두께의 홀전송층과 전자 전송 및 광 방출의 재료로
서 트리스-(8-하이드록시퀴놀린) 알루미늄(Alq3) 의 전자 전송 및 광 방출층을 가지는 단일 헤테로구조 장치이다. 음극은
300 Å 두께의 Ag 층으로 덮인 400 Å 두께의 Mg:Ag 합금 음극으로 이루어진다.
OLEDs 를 패턴화하기 위하여, 스탬프(다이)(500)가 성형되었다. 스템프를 성형함에 있어서, 실리콘 웨이퍼가 통상적인
사진평판을 이용하여 가공되었다. 마스크로서 SiO2 를 이용하여, 웨이퍼가 클로린계 반응성 이온 에칭(RIE) 및 습식에칭
(HF-HNO3-CH3COOH혼합물 에칭)으로 에칭되었다. 습식에칭을 위해서 7 %:70%:23%(HF:HNO3:CH3COOH) 의 에칭
등록특허 10-0671758
- 8 -
조성물(부피)이 이용되었고, 에칭 속도는 - 2㎛/min 이었다. 실리콘 스템프상의 결과적인 패턴은 소정의 OLED 패턴의 음
화(negative image)이다. 실리콘 스템프(702)는 50 Å두께 Cr 부착층 및 150Å - 200 Å두께의 Ag 층을 가지는 금속 코
팅(708)으로 코팅되고, 이것은 통상적인 e-빔 증발에 의해서 침적되었다.
OLED 패턴을 만들기 위하여, 스템프는 패턴화되지 않은 OLEDs 상에 압착되어, OLED 음극과 스템프사이의 은 사이에서
냉접합을 유도한다. 압착은 Instron Dynamic Testing System(모델 8501)을 이용하여 수행되고, 이것은 유압작동기를 이
용하여 힘을 가한다. 기판과 스템프는 아래쪽의 실리더형 압판에 놓여지고, 압착력이 아래쪽 압판을 고정된 위쪽 압판까지
위쪽으로 올림으로서 작용된다. 작용된 핀은 0 에서 부터 최대까지 시간에 관해서 직선적으로 증가하고, 최대 힘과 등가속
도는 컴퓨터로 조정된다. 실험을 전체를 통하여 약 10 mm x 10 mm 크기를 가지는 유리 기판(602)이 사용되었다.
230 ㎛ 직경 점(dot)패턴에 대한 결과가 도 6a 및 6b에 보여진다. ITO층은 패턴화되지 않았고, 압착의 최대힘은 평균 압
력 ~ 290 MPa 에 상응하는 ~ 35 kN 이었다. 등가속도는 1 kN/s 이었고, 시료는 최대힘에 도달한 후 5 분간 압력하에서
유지되었다. ~ 10 ㎛ 에칭된 깊이를 가지는 실리콘 스템프가 사용되었다. 이 깊이는 실시 및 유리 기판의 가능한 변형에 기
인하여 스템프의 음극층에의 가능한 의도하지 않은 접촉을 방지하기 위하여 결정되었다. 보다 큰 패턴에 관하여는 이 고려
가 특히 중요하다. 도 6a 와 도 6b 에서 보여지는 것처럼, 고 효율의 패턴 전환이 성취되었다.
도 7 은 통상의 쉐도우 마스크 기법을 이용하여 패턴화된 OLEDs와 본 기법에 의한 패턴화된 1 mm 직경 OLEDs을 비교한
다. 전류 밀도 대 전압(J-V)및 외부 양자 효율 대 전류밀도가 도 7 에 보여진다. V10은 전류밀도 10 mA/cm2 에 상응하는
전압으로 정의된다. 도 7 은 어떤 명백한 저하도 이 방법에 의해서 유도되지 않았다는 것을 보여준다..
도 8a 및 8b 는 본 방법에 의해서 얻어지는 폭 55 ㎛ 의 크로스 패턴을 보여준다. 음극의 어떤 중대한 이탈(peel-off)도 없
었다. 유기재료의 얼마가 또한 제거되었다는 것을 알 수 있다.
이러한 실험에서 OLEDs 의 패턴화가 주위의 실험실 조건에서 수행되었고, 때문에 스템프 또는 OLEDs는 먼지, 산소, 수
증기 등등으로부터 보호되지 않았다.
평판 디스플레이에 대한 본 방법의 가능한 적용을 예시하기 위하여, 420 ㎛ x 420 ㎛ 의 픽셀크기를 가지는 수동 매트릭스
가 제조되었다. 먼저, 약 1500 Å 두께 ITO 층의 평행선이 통상의 사진평판 및 습식에칭에 의해서 얻어졌다. 세척단계를
수행한 후 유기 단일 헤테로구조 및 음극층은 이어서 패턴화된 ITO 층(상기와 같이)에 침적되었다. 다음 기판은 평행선 패
턴의 스템프와 직각으로 압착되어, 수동 매트리스가 얻어진다. 압착동안에 주어지는 최대 힘은 ~ 8 kN(즉 ~ 380 MPa 의
압력)이었으며, 등가속도는 1 kN/s 이었다. 시료는 최대 압력에 도달한 후 5 분동안 압력하에서 유지되었다. 도 9a 와 도
9b 는 성취된 패턴을 보여준다. 도 10a 와 도 10b 는 개별로 및 복수로 켜진 픽셀 각각의 CCD 카메라 상을 보여준다. 도
10a 와 10b에서 개별적으로 켜진 픽셀에 대해서 전체 열과 전체 행이 약하게 켜졌다. 그러나 이것은 장치에 내재된 문제인
역누전에 기인한 것으로 믿어진다.
두 고체 표면(즉 스템프상의 금속층과 OLED의 음극)이 접촉되기 때문에, 계면 분리가 임계치 이하로 줄어들 때 이들은 서
로 결합되어 결과적으로 한 고체가 될 수 있다. 그러므로 이 기법에 의해서 좋은 패턴을 성취하기 위해서는 적용된 압력이
임계치 이하로 계면 분리를 감소시키기에 충분할 정도로 높아야 한다.
음극층에서 스트레스의 분산은 또한 고려되어야 한다. 이 문제는 유한 마찰을 가지는 실리콘 스템프와 유리 기판사이의 탄
성 접촉 문제로 고려될 수 있다. 수직 접촉응력은 접촉면의 가장자리에서 매우 크다. 매우 집중된 수직응력에 기인하여 접
촉면의 가장자리에서 음극층은 부분적으로 약해지는 것으로 믿어진다. 또한 상대적으로 높은 적용된 압력에 기인하여, 음
극층과 유기 층의 플라스틱 변형은 고려되어야 한다.
적용된 압력이 점차 증가함에 따라 스템프의 양각부는 적용된 압력과 푸아송비에 의해서 결정된 것과 같이 측면으로 팽창
된다. 도 11 을 보라. 이것은 부분적 약화를 도울 것으로 기대된다. 그러므로, 결과적으로, 약한 경계를 따른 파괴는
OLEDs로부터 스템프의 분리를 발생시키고 날카로운 패턴 가장자리를 발생시킨다. 적용된 압력은 층의 경계 분리를 임계
치 이하로 감속시키기에 충분하게 높아야 하며, 그리고 또한 접촉면의 주위를 따라서 금속층의 부분적 약화를 유도하여야
한다. 최적 압력은 약 250 MPa 에서 400 MPa 가지 결정된다.
스템프가 장치에 적용될 때, 장치의 기판은 구부러지고 그래서 장치는 다이의 음각부로 구부려진다. 장치와 다이의 음각부
의 접촉은 바람직하지 않고, 장치에 잔존할 것으로 생각되는 층의 제거에 이를 수 있다. 이러한 접촉을 피하기 위해, 다양
한 요소들이 조절될 수 있다. 예를 들면, 보다 단단한 기판과 다이에 적용되는 보다 낮은 힘이 그러한 접촉을 제거하기 위
등록특허 10-0671758
- 9 -
하여 이용될 수 있는 두가지 인자들이다. 선택적으로, 만일 유연한 기판이 사용되면, 원한다면, 기판은 단단한 지지 구조상
에 올라갈 수 있다. 여전히 다른 방법들이 유연한 기판을 소정의 내성을 유지하도록 충분히 강하게 하기 위해 이용될 수 있
다. 다른 중요한 인자는 다이의 형상이다. 특히 음각부의 깊이를 증가시키는 것에 의해서 또는 양각부 사이의 분리를 감소
시키는 것에 의해서 그러한 접촉이 피해질 수 있다. 약 1 밀리미터당 10 마이크론의 깊이는, 이러한 비가 특정 기판과 힘에
따라서 변할 수 있을지라도 그러한 접촉을 피하기 위해서 적절하다.
스템핑에 의한 전 칼라 OLED
본 발명의 한 실시예에서 몇개의 다른 패턴화 단계가 패턴화된 다이들로 수행될 수 있다. 결과로서, 전 칼라 OLED 디스플
레이와 같은 장치가 제조될 수 있다. 예를 들면, 전칼라 OLED는 도 12 - 18 에서 도시된 것처럼 제조될 수 있다.
도 12 는 부분적으로 제조된 장치(1200)를 보여준다. 기판(1200)은 제 1 전극(1225) 및 통상의 패턴화 방법을 이용하여
그위에 제조된 절연 스트립(1227)을 가진다. 블랭킷 유기 층(1230) 및 블랭킷 전극층(1240)은 하부의 형상위에 블랭킷 침
적된다. 양각부 (1210) 및 음각부(1214)을 가지는 패턴화된 다이(1210)는 장치(1200) 상에 압착된다. 블랭킷 전극층
(1240)은 이후 도 1 - 3에 관하여 앞서 기술된 것과 유사한 방법으로 패턴화된다.
도 13 은 더 가공된 후 도 2 의 부분적으로 제조된 장치(1200)를 보여준다. 상세하게는 패턴화된 다이 (1210)는 장치
(1200) 상에 압착되고 그리고 제거되었다. 블랭킷 전극층(1240)의 제거된 부분(1240b)은 다이(1210)에 의해 접착되어
제거되었다. 블랭킷 유기층(1230)의 제거부위(1230b)는 (1240b)에 부착되고, 그리고 다이(1210)에 의해서 제거되었다.
블랭킷 유기층(1230)의 부분(1230c)은 장치(1200)상에 남아있고, 그러나 제거된 부분(1240b)의 제거에 의해서 노출되
어 남아있다. 먼저 작동 유기층(1230a)은 제 1 전극(1225)과 전기적 접촉하면서 장치(1200)상에 남아있다. 제 2 전극
(1240a)는 제 1 유기층(1230a)과 전기적 접촉하면서 또한 장치(1200) 상에 남아있다.
도 13 은 다이 (1210) 에 붙어있는 블랭킷 유기층 (1230)의 제거된 부분(1230b) 및 장치(1200)상에 남아 있는 블랭킷 유
기층(1230)의 부분(1230c)을 보여준다. 그러나, 다양한 층들의 부착에 따라서, 제 2 전극층(1240)의 부분 (1240b) 하단
의 블랭킷 유기층(1230)의 부분이 전체적으로 다이(1210)에 의해서 제거될 수 있고 즉 다이(1210)가 제거된 후 남아있는
(1230c) 부분은 없을 수 있다. 선택적으로 제 2 전극층(1240)의 부분 (1240b) 하단의 유기층 (1230)부분이 전체적으로
장치(1200) 상에 남아 있을 수 있다. 즉 (1230b) 부분은 없을 수 있다.
도 14 는 더 가공된 후 도 13 의 부분적으로 제조된 장치(1200)를 보여준다. 다이(1210)가 올려 제거된 후 남아있는 블랭
킷 유기층(1230)의 어떤 부분(1230c)이 제거되었다. 부분 (1230c) 의 제거는 장치(1200)을 손상시키지 않는 어떤 적절한
기법에 의해서 수행된다. 특히 제거공정은 전극(1240a)에 손상을 최소화하기 위하여 선택되어야 하고, 사용된 어떤 시약
은 전극(1240a)과 반응성이어서는 안된다. 바람직하게는 반응성이온 에칭은(1230c) 부분을 제거하기 위하여 사용된다.
CF4 및 O2 의 조합 또는 O2 단독의 반응성 이온 에칭이 사용될 수 있다. 부분 (1230c)이 Alq 를 포함하고 있을 때는 CF4
및 O2 의 조합이 바람직하며, 이것은 이러한 조합에 의해서 신속하게 제거된다. 금의 박막 보호층은 전극(1240a)의 일부
로서 침적되어 제거공정으로부터의, 특히 CF4 및 O2 를 가지는 반응성이온 에칭이 사용된다면, 보호를 제공한다.
절연 스트립(1227)은 다이(1210), (1510) 및 (1710)으로 스템핑하는 동안에 제 1 전극(1220)과 다른 전극들 사이에 가능
한 쇼트(short) 형성을 방지할 수 있다. 절연 스트립(1227)은 제2 전극(1540a)에 평행하게 가고 그리고 적절한 보호를 제
공하는 어떤 비전도성 재료로 만들어진다. 바람직하게, 절연 스트립(1227)은 SiNx 또는 SiO2 로 만들어진다. 그러한 쇼트
의 형성이 절연 스트립(1227) 부재하에서조차 용인될수 있는 내성의 범위안이면 절연 스트립(1227)은 필수적이지는 않으
며, 장치 (1200)로부터 생략될 수 있다.
도 15 는 더 성형된 후 도 14 의 부분적으로 성형된 장치(1200)을 보여준다. 블랭킷 유기층(1530) 및 블랭킷 전극층
(1540)은 하부 층들 위에 침적된 블랭킷이다. 양각부(1512)와 음각부(1514)를 가지는 패턴화된 다이가 장치(1200)상에
위치된다. 도 12 에서 14 에 기술된 것과 유사한 공정이 다이 (1510)의 양각부(1512)에 상응하는 블랭킷 유기층(1530) 및
블랭킷 전극층(1540)의 부분을 제거하기 위해서 사용된다.
도 16 은 더 가공된 후의 도 15 의 부분적으로 성형된 장치(1200)를 보여주며, 상세하게는 다이(1510)가 제거된 후 블랭
킷 유기층(1530)의 잔존 노출부가 제거되었다. 블랭킷 유기층(1530)의 제 2 작동 유기 층(1530a)은 장치 (1200)에 제 1
전극(1225)과 전기적 접촉하며 잔존한다. 블랭킷 유기층(1530)의 잔존부(1530d) 및 블랭킷 전극층(1540)의 잔존부
(1540d)는 또한 제 2 전극(1240a)의 상부에 남아 있다.
등록특허 10-0671758
- 10 -
도 15 와 16 은 다이(1510)가 이전에 제조된 작동 유기층(1230a)와 제 2 전극(1240a) 위에 음각부(1514)를 가진다는 것
을 보여준다. 이러한 음각부는 잔존 부분(1530d) 및 (1540d)의 제조에 이른다. 이들 잔존부는 장치(1200)의 작동에 필수
적인 것은 아니다. 그러나 결과적으로 작동 유기층(1230a)및 제 2 전극(1240a)과 같은 장치(1200)의 기능부가 되는, 이전
에 제조된 영역 위에 음각부(1514)와 같은 음각부를 가지는 것은 추후 스템핑 절차중에 이들 기 제조된 기능부에 충격을
최소화한다고 믿어진다. 만일 기제조된 기능부가 스탬핑 압력을 견딜수 있고, 소정의 인자내에서 여전히 작동한다면, 이러
한 방법으로 이들을 보호하는 것이 필요하지 않을 것이다.
도 17 은 더 가공된 후 도 16 의 부분적으로 가공된 장치(1200)를 보여준다. 블랭킷 유기층(1730) 및 블랭킷 전극층
(1740) 은 하부층들 위에 침적된 블랭킷이다. 양각부(1712) 및 음각부(1714)를 가지는 패턴화된 다이(1710)가 장치
(1200)위에 위치된다. 도 12 - 14 에서 기술된 것과 유사한 공정이 다이 (1710)의 양각부에 상응하는 블랭킷 유기층
(1730) 및 블랭킷 전극층(1740)의 부분을 제거하기 위하여 사용되었다.
도 18 은 전부 가공된 장치를 만들기 위하여, 더 가공된 후 도 17 의 장치(1200)를 보여준다. 상세하게는 다이(1710)가 제
거되고, 제 2 유기층(1730)의 어떤 잔존 노출부가 제거되었다. 블랭킷 유기층(1730)의 제 3 작동 유기층(1730a)가 장치
(1200)상에 제 1 전극(1225)과 전기적 접촉하며 잔존한다. 제 4 전극(1740a)는 제 3 작동 유기층(1730a)과 전기적 접촉
하며 장치(1200) 상에 잔존한다. 블랭킷 유기층(1730)의 잔존부(1730d) 및 블랭킷 전극층(1740)의 잔존부(1740d)가 또
한 잔존부(1540d)의 상부 뿐 아니라 제 3 전극(1540a)상에 잔존한다.
도 19 는 도 18 장치의 평면도를 보여준다. 도 12 - 18 은 선 1 을 따라서 도 19의 단면으로부터 취해진다. 간명하게 하기
위해, 단지 작동 전극들, 즉 제 1 전극 (1225) , 제 2 전극(1240a), 제 3 전극(1540a) 및 제 4 전극(1740a)만이 도 19 에
도시되었다. 도 18 에 도시된 바와 같이 이들 몇몇 전극들은 실제적으로 도 19 에 보여지지 않는 잔존층에 의해서 차폐되
어 있다.
바람직하게는 블랭킷 전극층(1540) 및 (1740)의 잔존부, 즉 잔존부 (1540d) 및 (1740d)이 블랭킷 전극층의 잔존부의 원
치않는 전기적 유동을 피하기 위해 및/또는 잔존 유기부를 가로지르는 전압차를 피하기 위하여 그들과 평행하게 또는 아래
로 직접 가는 작동 전극층에 전기적으로 연결되어있다. 상세하게는, 도 18 에 있어서, 제 2 전극(1240a)은 전기적으로 제
2 전극(1240a)의 바로 위에 존재하는 잔존부(1540d) 및 잔존부(1740d)에 전기적으로 연결되는 것이 바람직하다. 유사하
게 제 3 전극(1540a)은 제 3 전극(1540a) 바로 위의 잔존부(1740 d)에 전기적으로 연결되는 것이 바람직하다. 이러한 전
기적인 연결은 다양한 방법으로 이루어질 수 있다. 도 20 은 이러한 연결을 에지 마스킹(edge masking)을 통하여 성취하
는 한 가능한 방법을 보여준다. 상세하게는, 블랭킷층(1230),(1240), (1530), (1540), (1730) 및 (1740)이 중앙에 하나의
큰 개구를 가지는 쉐도우 마스킹을 통하여 침적되고, 그래서 장치(1200)의 가장자리가 마스크된다. 블랭킷 전극층 (1240)
,(1540) 및(1740) 을 침적하기 위해서 사용되는 마스크들은 블랭킷 유기층(1230), (1530) 및(1730)을 침적하기 위해서
사용되는 것들보다 더 큰 개구를 가진다. 결과적으로 잔존부(1540d) 및(1740d)은 제 2 전극(1230) 과 장치(1200)의 가장
자리에서 전기적으로 접촉한다. 제 3 전극(1530)은 유사하게 위쪽에 있는 잔존부(1740d)와 전기적으로 접촉한다.
위쪽 잔존부(1530d) 및 (1730d)을 가지는 (1230a)과 (1530a)사이의 전기적 접촉은 장치의 가장자리에서 전도봉을 전극
및 어떤 위쪽 잔존부를 통하여 유도하는 것에 의해 또한 에지 마스킹 없이 성취될 수 있다.
유기 작동층(1230a), (1530a)및 (1730a)은 전류가 이들을 흐를때 빛을 방출한다 상세하게는, 제 1 작동 유기층(1230a)는
전류가 제 1 전극(1225) 와 제 2 전극(1240a)사이에서 적용될 때 빛을 방출한다. 제 2 작동 유기층(1530a)은 전류가 제 1
전극(1225) 와 제 3 전극(1540a)사이에서 적용될 때 빛을 방출한다. 작동 유기층(1230a)은 전류가 제 1 전극(1225) 와
제 2 전극(1240a)사이에 적용될 때 빛을 방출한다. 도 18 에서 보여지는 장치(1200)는 전칼라 OLED 일수 있다. 예를 들
어, 작동 유기층 1230a 는 적색광을 방출하고, 작동 유기층 1530a 는 녹색광을 방출하고, 작동 유기층(1730)은 청색광을
방출한다.
발명의 다양한 실시예들을 통하여, 단순화된 유기층, 전극, 부가적인 층 및 하부층이 존재한다. 예를 들면, 작동 유기층
(1230a)은 도 2 에서 기재된 것처럼 다중 하부층을 포함할 수 있다. 부가적인 층이 또한 존재할 수 있다. 예를 들면, 홀인젝
션층이 참고문헌으로 기재된 Forrest 등의 미국특허 제 5,998,803 에서 기술된 것과 같이, 존재할 수 있다. 전극과 유기층
사이의 그러한 홀인젝션 층의 존재는 전극과 유기층의 물리적인 접촉은 막을 수 있으나, 전극과 유기층이 전기적으로 접촉
되어 있다는 사실을 바꿀수는 없다. 본 분야에서 공지된 층들이 또한 존재할 수 있다.
도 12 - 20 의 실시예는 도 1 - 11에 관하여 기재된 것들과 유사한 다이, 재료, 및 공정 변수을 이용하여 실시된다.
등록특허 10-0671758
- 11 -
바람직하게는 유기층 각각 및 각 전극은 약 1000 Å두께이다. 바람직하게, 어떤 다른 적절한 투명 전극이 사용될 수 있을
지라도 제 1 전극(1225)은 ITO 이다. 바람직하게, 제 2 전극(1240a), 제 3 전극(1540a) 및 제 4 전극(1740a)는 약 1000
Å께의 Mg/Ag 합금층을 포함하며 약 100 Å께의 Au 층으로 코팅된다. 그러나, 어떤 적절한 전극, LiF/Al 과 같은 전극이
사용될 수 있다.
도 12 - 20 의 실시예에서, 다이는 스탬핑 공정동안에 적절하게 위치되어야 한다. 상세하게는, 도 15 및 17 에서 도시된 스
탬핑 동안 다이는 장치(1200)위에 형상에 관하여 정확하게 이미 위치되어야 한다. 이러한 정렬은 장치의 하부를 통해서 비
춰지는 IR 광을 이용한 광학적 정렬, 광분산을 이용한 표준 정렬과 같이 본 분야에서 공지된 기법을 이용하여 성취될 수 있
다. 블랭킷 전극 층이 그러한 정렬 기술들을 방해하는 한, 에지마스킹은 금속의 블랭킷 침적으로부터 자유로운 장치의 영
역을 제공하기 위하여 침적동안 이용될 수 있다.
추가 예들
OLEDs의 두 배열들이 단일의 기판상에서 순차적으로 제조되었다. 스탬핑이 사용되지 않았음에도 불구하고, 유기층들은
반응성 이온 에칭에 의해서 두 배열의 제조 사이에서 제거될 수 있다. 이것은 제 1 배열이 반응성 이온 에칭에 노출되는 것
에서 역효과를 받지 않았고, 제 2 배열이 반응성 이온 에칭에 노출되는 하부 전극을 이용하여 성공적으로 제조될 수 있음
을 보여준다.
상세하게는, ITO 층으로 덮인 통상의 기판이 얻어진다. 이 ITO 층은 패턴화되지 않았고, 각 배열들에 있어서, 각 장치의
공통의 하부 전극(양극)으로 제공된다. 결과적으로 이러한 실시예들은 각 픽셀들이 개별적으로 주소화될 수 있는 어떤 배
열들을 예시하도록 의도되지 않고, 작동하는 OLEDs가 제조될 수 있음을 예시하도록 의도된다. α-NPD 의 500 Å두께층
이 ITO 상에 블랭킷 침적되고, Alq 500 Å두께층이 이어져, 통상의 단일의 헤테로구조 OLED의 유기층이 형성된다. 단지
제 1 배열의 상부 전극(음극)이 이후 쉐도우 마스크를 통해 침적되었다. 제 1 배열은 기판의 절반이하로 한정되었다.
장치의 제 1 배열의 특성들이 측정되었다. 도 21은 전류 대 전압을 보여주며, 도 22 는 이 장치들의 원자 효율 대 전류를 보
여준다. 상세하게는 도 21 의 선(2110) 및 (2115)는 전류대 전압을 보여주며, 도 22 의 선(2210) 및 (2215)은 원자 효율
대 전류를 보여준다.
CF4 및 O2 의 조합을 이용한 반응성 이온 에칭이 노출된 유기층 즉 장치의 제 1 배열의 상부 전극에 의해서 덮여지지 않은
유기층 부분을 제거하기 위하여 사용되었다. 장치의 제 1 배열의 특성들이 이후 다시 측정되었다. 도 21 의 선(2120) 및
(2125)은 전류 대 전압을 보여주며, 도 22 의 선 (2220) 및 (2225) 는 원자 효율 대 전류를 보여준다. 선 (2120)과 (2125)
의 선(2110) 및 (2115) 에 대한 근접성과 선(2220) 및 (2225) 의 선(2210)및(2215)의 근접성은 반응성 이온 에칭이 제 1
배열에 역으로 효과를 미치지 않았다는 것을 보여준다.
α-NPD 의 500 Å 제 2 두께층이 장치의 제 1 배열을 포함하여 전기판상에 블랭킷 침적되고, Alq 500 Å두께층이 이어져,
통상의 단일의 헤테로구조 OLED의 유기층이 형성된다. 제 2 배열의 상부전극들은 제 1 배열에 의해서 점유되지 않는 기
판의 부분위에 쉐도우 마스크를 통해서 침적되었다.
장치의 제 2 배열의 특성들이 측정되었다. 도 21 의 선(2130) 및 (2135)는 전류대 전압을 보여주며, 도 22 의 선(2230) 및
(2235)는 원자 효율 대 전류를 보여준다. 선 (2130)과 (2135)의 선(2120) 및 (2125) 에 대한 근접성과 선(2230) 및
(2235) 의 선(2210)및(2215)의 근접성은 앞서서 유기금속으로 코팅되고 그후 반응성 이온 에칭으로 세척된 하부 전극을
이용하는 OLED의 성공적인 제조를 보여준다.
CF4 및 O2 의 조합을 이용한 반응성 이온 에칭이 노출된 유기층 즉 장치의 제 2 배열의 상부 전극에 의해서 덮여지지 않은
유기층 부분을 제거하기 위하여 사용되었다. 이 반응성 이온 에칭은 또한 장치의 제 1 배열상에 침적된 유기재료를 또한
제거한다. 장치의 제 2 배열의 특성들이 이후 다시 측정되었다. 도 21 의 선(2140) 및 (2145)는 전류 대 전압을 보여주며,
도 22 의 선 (2240) 및 (2245) 는 원자 효율 대 전류를 장치의 제 2 배열에 대하여 보여준다. 장치의 제 1 배열의 특성들이
이후 다시 측정되었다. 도 21 의 선(2150) 및 (2155)은 전류 대 전압을 보여주며, 도 22 의 선 (2250) 및 (2255) 는 원자
효율 대 전류를 장치의 제 1 배열에 대해 보여준다. 선 (2140),(2145),(2150) 및 (2155) 의 도 21 상의 다른 선들에 대한
근접성과 선(2240),(2245),(2250)및(2255)의 도 22 상의 다른 선들에 대한 근접성은 제 2 반응성 이온 에칭이 두 배열에
서 역으로 효과를 미치지 않았다는 것을 보여준다.
등록특허 10-0671758
- 12 -
결론
본 발명의 방법은 종전에 보고된 패턴화 방법에 대하여 몇가지 잇점을 가진다. 예를 들면, 본 방법은 스템프가 재사용이 가
능하므로 매우 비용에서 효과적이다. 스탬프가 금속층을 가지는 실시예에서 스탬프는 금속층이 습식에칭에 의해서 제거된
후에도 재사용이 가능하다 본 발명의 방법은 또한 높은 처리량을 제공한다. 디스플레이패널과 같은 많은 영역에서 한 단계
로 패턴화 될 수 있다.
부가적으로, 본 발명의 방법은 유연한 플라스틱 기판을 이용하는 롤-투-롤 제조 공정에 적합하다. 최적의 압력이 감소된
접촉 면적에 기인한 보다 작은 힘을 이용하여 적용될 수 있으므로, 롤러 스탬프를 이용하여 많은 영역의 패턴화가 쉽게 유
연한 기판상에 수행될 수 있다.본 발명의 방법은 단순하고, 가격효율적이며 매우 높은 처리량의 OLEDs 제조를 가능하게
하고, 예를 들어 박막 패널 디스플레이의 제조에 적용될 수 있게 한다.
도 12 - 20 의 실시예는 몇가지 기대하지 않았으며, 이로운 형상을 본 발명의 다른 실시예상에 제공한다.도 12 - 20 의 실
시예는 다른 유기층들이 동일한 배열에서 다른 장치로 도입될 수 있도록 한다. 예를 들면, 작동 유기층 (1230a)는 작동 유
기층(1530a)과 다를 수 있으며, 이것은 차례로 작동 유기층(1730a) 와 다를 수 있다. 이것은 하부-전환 층의 이용없이 전
칼라 디스플레이의 제조를 가능하게 한다. 복수 스탬프의 이용은 도 12 - 20 의 실시에의 기대하지 않았던 좋은 점이다. 다
른 것은 존재하는 장치의 타격없는 스탬핑후 잔존 유기층을 제거할 수 있는 능력이며, 그래서 그러한 제거에 의해서 노출
된 제 1 전극(1225)은 다른 장치의 제조를 위해서 사용될 수 있다.
본 발명이 특정 실시예와 바람직한 실시예에 대해서 기재되었을지라도 본 발명은 기술된 이러한 특정 실시예에 제한되지
않는다. 상세하게는 본 발명은 OLEDs에 제한되지 않으며, 매우 다양한 전기 장치에 이용될 수 있다. 부가적으로 본 발명
은 기술된 실시예와 특정 실시예에 제한되지 않는다. 청구된 본 발명은 그러므로 특정 실시예와 바람직한 실시예에서 여기
서 기재되는 것으로부터, 당업자에게 명백한 변형이 포함된다.
도면의 간단한 설명
도 1 은 본 발명의 이용에 적용된 다이의 단면을 보여준다.
도 2 는 본 발명에 따른 패턴화 전의 시료 단면을 보여준다.
도 3 은 도 2 의 그것과 유사한 시료의 패턴화에 이용된 도 1 다이의 단면을 보여준다.
도 4 는 패턴화 후의 도 3 시료의 평면도이다.
도 5 는 실시예들에서 실시된 냉접합(cold welding) 후 리프트-오프(lift -off)패턴화 공정을 보여주며, 여기서 패턴화되지
않은 OLEDs 상에 금속층을 가지는 실리콘 스템프가 압착되어 패턴화된 OLEDs 가 얻어진다.
도 6 은 230 ㎛ 직경 점 패턴의 광학 현미경 사진을 보여준다.
도 7 은 전류 밀도대 전압 특성 및 양자 효율 대 전류 밀도로 측정된 본 발명의 스템핑 기법에 의해서 패턴화된 OLEDs 와
쉐도우 마스킹 기법에 의해서 패턴화된 OLEDs의 비교 결과를 보여준다.
도 8 은 55㎛ 폭의 크로스 패턴의 SEM 이미지를 보여준다. 도 8(a)는 도 8(b)에서 정사면체 부분의 확대된 이미지이다.
도 9 는 420 x 420 픽셀을 가지는 수동 매트릭스의 광학 현미경사진을 보여준다.
도 10 은 단일 및 복수 픽셀로부터의 전자 발광의 CCD 카메라 이미지를 보여준다.
도 11 은 유리기판의 탄성변형 및 스템프 양각부의 수평 확장을 나타내는 개략도를 보여준다.
도 12 는 발명의 실시예에 따라 부분 제작된 장치를 보여준다.
등록특허 10-0671758
- 13 -
도 13 은 더 가공된 후의 도 12 의 부분 제작된 장치를 보여준다.
도 14 는 더 가공된 후의 도 13 의 부분 제작된 장치를 보여준다.
도 15 는 더 가공된 후의 도 14 의 부분 제작된 장치를 보여준다.
도 16 는 더 가공된 후의 도 15 의 부분 제작된 장치를 보여준다.
도 17 는 더 가공된 후의 도 16 의 부분 제작된 장치를 보여준다.
도 18 는 전부 가공된 장치를 만들기 위해 더 가공된 후의 도 17 의 부분 제작된 장치를 보여준다.
도 19 은 도 18 장치의 평면도를 보여준다.
도 20 은 에지(edge) 마스킹에 의해 성취된 것과 같이 장치의 가장자리에서 금속 층의 연결의 예시를 보여준다.
도 21 은 전류대 실제 장치의 전압을 보여준다.
도 22 는 양자 효율대 실제 장치의 전류를 보여준다.
도면
도면1
등록특허 10-0671758
- 14 -
도면2
등록특허 10-0671758
- 15 -
도면3
등록특허 10-0671758
- 16 -
도면4
등록특허 10-0671758
- 17 -
도면5
도면6a
등록특허 10-0671758
- 18 -
도면6b
도면7
등록특허 10-0671758
- 19 -
도면8A
도면8B
도면9A
등록특허 10-0671758
- 20 -
도면9B
도면10A
도면10B
등록특허 10-0671758
- 21 -
도면11
등록특허 10-0671758
- 22 -
도면12
등록특허 10-0671758
- 23 -
도면13
등록특허 10-0671758
- 24 -
도면14
등록특허 10-0671758
- 25 -
도면15
등록특허 10-0671758
- 26 -
도면16
등록특허 10-0671758
- 27 -
도면17
등록특허 10-0671758
- 28 -
도면18
등록특허 10-0671758
- 29 -
도면19
등록특허 10-0671758
- 30 -
도면20
등록특허 10-0671758
- 31 -
도면21
등록특허 10-0671758
- 32 -
도면22
등록특허 10-0671758
- 33 -
장치를 패턴화 하기 위한 방법(METHOD FOR PATTERNING DEVICE)
2018. 4. 17. 21:08