반도체박막,반도체장치및이의제조방법

등록특허 10-0447311
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(19)대한민국특허청(KR)
(12) 등록특허공보(B1)
(51) 。Int. Cl.6
H01L 27/12
H01L 29/786
(45) 공고일자
(11) 등록번호
(24) 등록일자
2004년11월06일
10-0447311
2004년08월26일
(21) 출원번호 10-1997-0005540 (65) 공개번호 10-1997-0063763
(22) 출원일자 1997년02월24일 (43) 공개일자 1997년09월12일
(30) 우선권주장 96-61897
96-61898
1996년02월23일
1996년02월23일
일본(JP)
일본(JP)
(73) 특허권자 가부시키가이샤 한도오따이 에네루기 켄큐쇼
일본국 가나가와켄 아쓰기시 하세 398
(72) 발명자 야마자끼 순페이
일본국 157 토쿄 세타가야쿠 세이조 4-10-20
고야마 준
일본국 229 가나가와켄 사가미하라시 니시 하시모토 1-4-23
미야나가 아키하루
일본국 257 가나가와켄 하다노시 미나미가오카 3-4-1, 2-505
후쿠나가 타케시
일본국 243 가나가와켄 아쓰기시 하세 304-1 플랫 셀-에이 105
(74) 대리인 황의만
심사관 : 김상걸
(54) 반도체박막,반도체장치및이의제조방법
요약
반도체 장치는 표면에 절연막을 가진 기판과, 그 기판의 표면상의 반도체 박막으로 된 활성층을 포함한다. 이 반도체
박막은 내부에 결정 입계를 포함하지 않고 기판 표면에 대략 평행한 다수의 주상 및/또는 침상 결정으로 형성된 모노
도메인 영역을 포함하여, 활성층이 모노도메인 영역만으로 이루어지게 된다. 활성층 아래에 있는 절연막은 돌출부 또
는 오목부를 가지는 의도한 패턴의 표면 형상을 가진다. 활성층을 형성하기 위해서는, 스퍼터링법에 의해 기판 상에
산화규소막을 형성하고, 이 산화규소막을 패터닝하여, 의도한 패턴의 표면 형상을 제공하고, 감압 CVD법에 의해 산
화규소막 상에 비정질 규소막을 형성하고, 산화규소막 및/또는 비정질 규소막에 결정화 촉진을 위한 금속원소를 보유
시키고, 첫 번째 가열처리를 행하여 비정질 규소막을 결정성 규소막으로 전환시킨 다음, 할로겐 분위기에서 두번째
가열처리를 행하여 결정성 규소막 상에 할로겐을 함유하는 열산화막을 형성하고 결정성 규소막을 모노도메인 영역으
로 전환시킨다.
대표도
명세서
등록특허 10-0447311
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도면의 간단한 설명
도 1A∼도 1F 및 도 2A∼도 2C는 본 발명의 일 실시예에 따른 모노도메인 영역을 가지는 반도체 박막의 형성공정중
주요 공정을 나타내는 개략 단면도.
도 3A∼도 3C는 본 발명의 원리에 따른 반도체 장치의 횡방향 결정성장 영역을 설명하기 위한 개략도.
도 4A∼도 4E는 본 발명의 다른 실시예에 따른 모노도메인 영역을 가지는 반도체 박막의 형성공정중 주요 공정을 나
타내는 개략 단면도.
도 5는 박막트랜지스터(TFT)의 전기 특성을 나타내는 그래프.
도 6은 염화 니켈의 증기압과 온도의 관계를 나타내는 그래프.
도 7은 결정성 규소막에 포함된 염소의 농도 분포를 나타내는 그래프.
도 8은 공지의 SOI(semiconductor-on-insulator) 기술의 문제점들을 설명하기 위한 도해도.
도 9는 본 발명의 또 다른 실시예에 따른 모노도메인 영역의 구성을 나타내는 도면.
도 10A∼도 10F는 종래 기술에 따른 결정성을 가지는 반도체 박막의 형성공정중 주요 공정을 나타내는 개략 단면도.
도 11은 본 발명의 또 다른 실시예에 따른 모노도메인 영역에 형성된 TFT 활 성층을 가지는 액정 표시(LCD) 기판의
사시도.
도 12A∼도 12E, 도 13A∼도 13D, 도 14A 및 도 14B는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조공정
중 주요 공정을 나타내는 개략 단면도.
도 15A∼도 15D는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조공정중 주요 공정을 나타내는 개략 단면도.
도 16A 및 도 17A는 각각 다이나믹 랜덤 액세스 메모리(DRAM)의 메모리 어레이와 스태틱 랜덤 액세스 메모리(SRA
M)의 메모리 어레이에 있어서의 하나의 셀(cell) 부분을 나타내며, 도 16B 및 도 17B는 앞의 도면들의 셀들 각각의
단면도를 나타내는 도면.
도 18은 인공 석영 타겟의 성분표를 나타내는 도면.
도 19A∼도 19D는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조공정중 주요 공정을 나타내는 개략 단면도.
도 20A∼도 20F는 본 발명의 반도체 장치가 바람직하게 적용될 수 있는 전자 장치의 여러 예를 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명
101: 기판 102: 산화규소막
103: 돌출부 104: 비정질 규소막
105: 니켈 함유층 106: 돌출부
107: 수직방향 결정성장 영역 108: 횡방향 결정성장 영역
109: 결정성 규소막 110: 열산화막
111: 결정성 규소막
발명의 상세한 설명
발명의 목적
발명이 속하는 기술 및 그 분야의 종래기술
본 발명은 일반적으로는 반도체 장치에 관한 것이고, 더 구체적으로는, 반도체 박막을 활성층으로 사용한 반도체 장치
및 그의 제조방법에 관한 것이다. 본 발명은 또한, 결정성 규소막으로 된 활성층을 가지는 박막 반도체 트랜지스터에
관한 것이다.
최근, 반도체 박막트랜지스터(TFT)가 속도 및 가격 이점이 커짐에 따라 전자부품 또는 구성요소, 특히 박형 표시장치
및 디지털 집적회로(IC) 패키지의 제조에 널리 사용되고 있다. 그러한 전자장치들은 높은 실장 밀도, 높은 속도 및 낮
은 전력소비를 요함에 따라, TFT가 성능과 신뢰성에서 더욱 중요하게 되었다. 몇몇 공지의 TFT는 절연 표면을 가진
기판 상에 형성된 실리콘 박막을 가지고 있고, 이 막은 두께가 전형적으로는 수 십∼수 백 나노미터(nm)일 수 있다.
한가지 전형적인 TFT 구조는 소스 영역과 드레인 영역 및 그 영역들 사이의 채널 형성 영역을 포함하는 활성 영역을
가지고 있다. 활성 영역, 즉, 채널 형성 영역 및 그 채널 형성 영역과 소스/드레인 영역과의 접합 영역이 전체적으로 T
FT의 성능을 결정하는 주요한 역할을 한다. 이것은, 소스로부터 채널을 통해 드레인으로 가는 전류 통로의 저항, 즉,
소수 캐리어의 이동도가 엄격하게는 TFT의 전체적인 전기 특성을 반영할 수 있기 때문이라고 말할 수 있다.
통상, TFT의 활성층을 구성하는 반도체 박막으로서는, 플라즈마 CVD법이나 감압 열 CVD법에 의해 형성되는 비정
질 규소막이 일반적으로 사용되고 있다.
그러나, 그러한 비정질 규소막을 사용하는 TFT는, 보다 고속 동작을 요하는 경우에는, 비정질 규소막이 낮은 전하 캐
리어 이동도를 가지기 때문에 그러한 고속 동작을 실현할 수 없다는 문제점을 가진다. 이 때문에, 향상된 결정성을 가
지는 규소 박막(이하, '결정성 규소막'이라 칭함)을 이용한 TFT가 요구된다.
예를 들어, 액티브 매트릭스형 또는 패시브형의 액정 표시장치의 주변 회로에는, 각각의 화소에 배치된 TFT를 구동
하기 위한 구동회로, 표시될 화상 또는 비디오 신호를 처리하는 제어회로, 각종 정보를 기억하는 데이터 기억 회로 등
이 필요하다.
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이들 회로 중, 제어회로나 데이터 기억 회로에는, 공지의 단결정 실리콘 웨이퍼를 사용한 집적회로(IC)에 필적하는 성
능이 요구된다. 따라서, 기판 상에 형성된 박막 반도체를 사용하여 이들 회로를 집적화하는 경우, 단결정 재료에 필적
하는 결정성을 가지는 결정성 규소막을 기판 상에 형성할 필요가 있다.
기판 상에 그러한 결정성 규소막을 형성하는 방법으로서는, 본 출원인의 일본 공개특허공고 평6-232059호 공보에
개시된 기술이 공지되어 있다. 이 종래 기술은, 규소의 결정화를 촉진시키는 금속원소를 이용함으로써, 550℃의 온도
에서 4시간 가열처리하여 결정성이 우수한 결정성 규소막을 형성하는 것이다. 유사한 방법이 일본 공개특허공고 평6
-244103호 공보에도 개시되어 있다.
그러나, 상기 기술을 TFT의 활성층을 형성하는데 활용하여도, 각종 연산회로 나 메모리 회로 등을 구성하기 위한 TF
T로서는 역부족의 감이 있다. 이것은 그의 결정성이 여전히 부족하여, 필요로 하는 특성이 얻어지지 않기 때문이다.
특히, 단결정 재료에 필적하는 우수한 결정성을 가지는 결정성 규소막을 달성하기 위해서는, 그 규소막 내에 결정 입
계가 실질적으로 존재하지 않는 것이 요구된다. 이것은, 그러한 결정 입계가 인접한 결정립들 사이를 왕래하는 전자의
진행을 방해할 수 있는 에너지 장벽으로서 작용하기 때문이다.
여기서, 본 발명자들은 상기 기술을 사용한 경우의 결정성장 과정을 4개의 단계로 나누어 분석하였다. 이것을 도 10A
∼도 10F에 의거하여 설명한다.
도 10A에서, 기판의 표면에 버퍼(buffer)층으로서 산화규소막(11)이 형성되고, 이 산화규소막(11) 위에 비정질 규소
막(13)이 형성되어 있다. 이때, 산화규소막(11)상의 오목부 또는 돌출부(12)(여기서는 돌출부인 것으로 설명한다)는
그 산화규소막의 표면 본래의 거칠음 및/또는 오염물의 존재로 인하여 형성된 것이다. 그리고, 비정질 규소막(13)의
표면에, 결정화를 촉진시키는 금속원소(들)를 함유하는 용액을 적하(滴下)하고, 비정질 규소막(13)의 상면에서 그 용
액을 반경방향으로 균일하게 원심력으로 확포시키는데 충분한 회전 속도로 그 규소막을 회전시킨다. 그리하여, 도 10
A에 도시된 바와 같이, 비정질 규소막(13)의 상면을 덮는 도포층(14)이 형성된다. 이 도포층(14)은 니켈(Ni)을 함유할
수 있다.
도 10A의 상태에서 500∼700℃의 온도범위에서의 가열처리를 행하여 비정질 규소막(13)을 결정화시킨다. 그리하여
, 금속원소는 도 10B에서 화살표로 나타내는 바와 같이 비정질 규소막(13) 내에서 등방적으로 내부 확산되고, 최종적
으로는 산 화규소막(11)과 비정질 규소막(13) 사이의 계면에 도달한다. 이것이 분석을 위한 4개 단계 중 첫 번째 단계
이다.
그러한 내부 확산의 결과로, 금속원소는 산화규소막(11)과 비정질 규소막(13) 사이의 계면을 통하여 이동하여, 도 10
C에 도시된 바와 같이, 돌출부(12)에서 편석(扁析)된다. 이것이 두 번째 단계이다. 그러한 편석은 금속원소가 에너지
적으로 안정한 사이트(cite)를 요구하기 때문에 발생한다. 이 경우, 돌출부(12)가 그러한 편석 사이트로서 작용한다.
이 때, 편석 사이트로서 작용하는 돌출부(12)는 한가지 또는 다수의 금속원소를 고농도로 함유하기 때문에, 여기에
결정 핵이 발생된다. 본 발명자들의 연구 결과, 금속원소가 니켈인 경우, 그의 농도가 입방 센티미터 당 1 ×10 20원
자 이상일 때 결정 핵이 발생하는 것으로 밝혀졌다. 그리고, 이 결정 핵을 기점(起點)으로 하여 결정성장이 시작되는
데, 최초에는 도 10D에서 부호 15로 나타낸 바와 같이 규소막의 표면에 대략 수직인 방향으로 결정화가 진행한다. 이
것이 세 번째 단계이다.
도 10D의 수직방향 결정성장 영역(15)은 그 안에 고농도로 농축된 금속원소(들)를 밀어 올리면서 결정화가 진행하기
때문에, 이들 금속원소는 돌출부(12)의 상방에 위치하는 비정질 규소막(13)의 표면에도 고농도로 체류하게 된다. 이
결과, 수직방향 결정성장 영역(15)은 비정질 규소막(13)의 나머지 영역과 비교하여 금속원소의 농도가 높은 영역이
된다.
그 다음, 도 10E에 도시된 바와 같이, 비정질 규소막(13)과 수직방향 결정성장 영역(15) 사이의 계면(16)을 기점으로
하여 기판의 표면에 대략 평행한 방향(화살표로 나타낸 바와 같은)으로 결정성장이 시작된다. 이 결과, 횡방향 성장
결정(17)이 얻어지고, 이것이 네 번째 단계이다. 각각의 횡방향 성장 결정(17)은, 도 10E에 도시된 바와 같이, 비정질
규소막(13)의 두께와 대략 동일한 결정 폭을 가지는 주상(柱狀) 및/또는 침상(針狀) 결정들의 집합체일 수 있다.
횡방향 성장 결정(17)들은, 서로 반대쪽의 횡방향 성장 결정(17)들이 수직방향 결정성장 영역(15)에 의해 분리된 채
하나의 비정질 규소 영역에서 서로 근접하게 되도록 기판의 표면에 평행한 방향으로 성장한다. 도 10F에 도시된 바와
같이, 서로 대향하는 횡방향 성장 결정(17)들이 그들의 전방부에서 서로 접촉할 때 결정성장이 멈추어, 이들 사이에
결정성장 경계(18)가 형성된다. 그러한 결정성장 경계(18)를 가지는 횡방향 결정성장 영역(19)은 비교적 균일한 또는
잘 정렬된 결정성을 나타낸다.
종래 기술의 결정화에서의 한가지 단점은, 편석 사이트가 불규칙하게 많이 형성되어 있기 때문에 결정 핵의 밀도가
높게 되어, 개개의 결정립이 서로의 성장을 저해하게 된다는 것이다. 이 결과, 결정립의 직경이 작게 된다. 즉, 종래 기
술의 결정성장 방법을 사용하여 결정성 규소막이 TFT의 활성층으로 형성되는 경우, 얻어진 막은 그의 내부에 결정
입계를 함유하게 된다. 이것은 단결정 반도체 재료에 필적하는 향상된 결정성을 실현하는데 심각한 장애이다.
그러한 결정 핵의 발생 밀도를 감소시키면, 그에 상응하여 결정립의 직경이 증가한다. 그러나, 이러한 경우라도, 결정
핵의 위치 제어성은 매우 어렵거나 거의 불가능한 것으로 남아 있다. 일반적으로, 편석 사이트들의 실제 위치는 금속
원소의 사이트가 어디에 위치되는가에 의존하여 결정될 수 있다. 종래 기술에서는, 도 10A의 돌출부(12)와 같은 편석
사이트가 막의 표면에서 불규칙하게 나타난다. 이것은 편석 사이트의 정확한 위치를 잘 제어하는 것이 어렵거나 거의
불가능하다는 것을 의미한다. 이것에 추가하여, 앞에서 논의된 종래 기술에 따라 형성된 결정성 규소막에는 결정화
공정 중에 이용된 금속원소가 잔류하여 있고, 이것은 얻어진 반도체 막을 활성층으로 이용하는 반도체 장치 등의 안
정성 및 재현성을 악화시키도록 작용한다는 것이 본 발명자들에 의해 밝혀졌다.
발명이 이루고자 하는 기술적 과제
등록특허 10-0447311
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따라서, 본 발명의 목적은 종래 기술에서의 문제점들을 회피하는 신규하고 개선된 반도체 박막 및 그의 형성방법을
제공하는데 있다.
본 발명의 다른 목적은 종래 기술에서의 문제점을 회피하는 개선된 반도체 장치 및 그의 제조방법을 제공하는데 있다
.
본 발명의 또 다른 목적은 단결정 반도체 웨이퍼를 사용하지 않고 향상된 성능 및 신뢰성을 제공할 수 있는 반도체 장
치를 제공하는데 있다.
본 발명의 또 다른 목적은 절연 표면을 가진 기판 상에 단결정 재료에 필적하는 결정성을 가지는 모노도메인 영역을
형성하는데 있다.
본 발명의 또 다른 목적은 절연 표면을 가진 기판 위에 배치되고 단결정 재료에 필적하는 결정성을 가지는 모노도메
인 영역으로 활성층을 구성한 반도체 장치 를 제공하는데 있다.
발명의 구성 및 작용
상기 목적들을 달성하기 위해, 본 발명의 일 양태에 따르면, 반도체 박막이 표면에 절연막을 가진 기판 상에 형성되고,
그 기판의 표면에 대략 평행한 다수의 주상 및/또는 침상 결정들을 포함하는 모노도메인 영역으로 이루어져 있다. 상
기 박막 아래의 절연막에는 의도적으로 형성된 오목부 또는 볼록부 패턴의 형상부가 제공되어 있다.
본 발명의 다른 양태에 따르면, 표면에 절연막을 가진 기판 상에 형성된 반도체 박막이, 내부에 결정 입계가 실질적으
로 존재하지 않고 다수의 주상 또는 침상 결정을 포함하는 모노도메인 영역으로 이루어져 있다. 이 반도체 박막 아래
의 절연막의 표면에는 의도적으로 형성된 오목부 또는 볼록부 패턴의 형상부가 제공되어 있다. 모노도메인 영역을 구
성하는 반도체 박막은 5 원자% 이하의 농도로 수소 및 할로겐 원소를 포함한다. 그 할로겐 원소는 염소, 취소 및 불소
로 이루어진 군으로부터 선택된다.
본 발명의 또 다른 양태에 따르면, 반도체 장치는 그의 활성층의 형성을 위해 모노도메인 영역만을 사용한다. 이 경우,
모노도메인 영역 내에는 결정 입계가 실질적으로 존재하지 않는다.
본 발명의 또 다른 양태에 따르면, 표면에 절연막을 가진 기판 상에 반도체 박막을 형성하는 방법이 제공되며, 이 방
법은, 기판 상의 절연막 상에 스퍼터링법에 의해 산화규소막을 형성하는 공정, 그 산화규소막을 소망의 형상으로 패
터닝하 여, 의도적으로 오목부 또는 볼록부 패턴의 형상부를 제공하는 공정, 상기 산화규소막 상에 감압 CVD법에 의
해 비정질 규소막을 형성하는 공정, 상기 산화규소막과 비정질 규소막 중 적어도 하나에 결정화를 촉진시키는 금속원
소를 보유시키는 공정, 상기 비정질 규소막을 결정성 규소막으로 전환시키기 위한 제1 가열처리를 행하는 공정, 할로
겐 원소를 함유하는 분위기에서 제2 가열처리를 행하여, 상기 결정성 규소막 상에 할로겐 원소를 함유하는 열산화막
을 형성하면서, 상기 결정성 규소막을 모노도메인 영역으로 전환시키는 공정, 및 상기 열산화막을 제거하는 공정을
포함한다. 그렇게 하여 형성된 모노도메인 영역만을 사용하여 반도체 장치의 활성층을 구성한다.
여기서, 용어 '모노도메인 영역'은, 본 발명의 반도체 박막 형성방법을 사용하여 형성된 횡방향 결정성장 영역이 실질
적으로 단결정으로 간주되기에 충분하게 결정성이 개선된 영역이기 때문에 그 횡방향 결정성장 영역을 지칭하는 것
으로 사용된다. 그 모노도메인 영역의 주요 특징은 그의 전체 영역에 걸쳐 결정 입계를 포함하지 않고, 전이 및 적층
결함 등에 기인한 결정 결함 또는 전위가 거의 존재하지 않는다는 것이다. 다른 특징은, 모노도메인 영역이 반도체 장
치의 특성에 악영향을 미치는 금속원소를 포함하지 않는다는 것이다.
결정 입계가 없다는 것은 소수의 입계가 존재하더라도 이들이 전기적으로 불활성이라는 의미도 가진다. 그러한 전기
적 불활성의 입계로서는, {111} 입계, {111} 층간 결함, {221} 쌍정(雙晶) 입계, 및 {221} 트위스트 쌍정 입계가 보
고되어 있다(R. Simokawa 및 Y. Hayashi의 Jpn. J. Appl. Phys., 27 (1987) pp 751- 758).
본 발명자들은 모노도메인 영역에 함유된 결정 입계들이 전기적 불활성의 것으로 남아 있는 것으로 고려하였다. 즉,
약간의 입계가 관찰될 수 있는 경우라도, 그러한 입계는 전하 캐리어의 이동을 방해하지 않는 전기적으로 불활성인
영역이다. 이러한 의미에서, 이들은 내부 전류의 흐름에 대하여 전기적으로 '투명'한 것이다.
본 발명에 따른 그러한 모노도메인 영역의 형성은 결정 입계의 수를 감소시켜 각 결정립의 직경을 증가시킴으로써 결
정 핵의 위치를 정밀하게 제어하는 독특한 개념을 포함한다.
본 발명의 주요 시도는 비정질 규소막의 하면에 접하는 절연막의 표면 상태를 극도로 매끄럽게 하는 것이다. 이를 행
하기 위해, 비정질 규소막 아래에 버퍼층이 형성된다. 이 버퍼층은 인공 석영을 타겟으로 한 스퍼터링법에 의해 형성
된 산화규소막일 수 있다. 추천되는 인공 석영 타겟의 성분표를 참고로 도 18에 나타내었다. 그렇게 하여 형성된 산화
규소막은 매우 치밀하고 평활하며, 종래 기술에서는 발생하는 편석 사이트가 존재하지 않는다.
본 발명의 다른 주요 개념은, 산화규소막을 패터닝하여, 표면에 오목부 또는 돌출부 패턴을 의도적으로 형성하는 것
이다. 즉, 결정화를 촉진시키는 금속원소의 편석 사이트를 의도적으로 형성하는 것에 의해, 막 표면에서 발생할 수 있
는 결정 핵의 실제 위치를 양호하게 제어하는 것이 가능하게 된다. 이것은 소자 설계 단계에서 소망의 위치에 소망의
크기의 결정을 형성하는 것을 가능하게 할 수 있어, 공 업상 매우 유익하다.
기판 상에 비정질 규소막을 형성하기 위해 감압 CVD법을 사용하는 것도 본 발명의 주요한 특징 중 하나이다. 플라즈
마 CVD법을 사용하여 형성된 비정질 규소막과 비교하여, 감압 CVD법으로 형성된 것은 수소 함유량이 적고 막질이
더욱 치밀하고 자연 결정 핵 발생률이 낮다는 유리한 특징을 제공한다. 자연 결정 핵 발생률이 낮은 것에 의해, 결정
핵 위치의 제어성의 정밀도가 증가한다.
본 발명의 또 다른 주요 개념은, 할로겐 원소를 함유하는 분위기에서 가열처리를 행함으로써 모노도메인 영역을 형성
하는 것을 가능하게 하는 것이다. 이것은, 형성된 비교적 큰 크기의 결정립을 가지고 성장한 결정을 단결정화(더 정확
하게는, 모노도메인 영역화)하는 적당한 수단을 찾고자 하는 본 발명자들의 실험과 분석에 근거한 것이다.
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이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
[실시예 1]
본 실시예에서는, 본 발명에서 가장 중요한 개면인 모노도메인 영역의 형성 방법에 대하여 도 1A∼도 1F 및 도 2A∼
도 2C를 참조하여 설명한다. 도 1A에는, 절연 표면을 가진 기판(101)이 도식적으로만 나타내어져 있다. 이 기판(101)
은 석영, 규소 등과 같은 내열성이 높은 재료로 만들어져 있다. 도시된 바와 같이, 기판(101)상에, 인공 석영을 타겟으
로 한 스퍼터링법에 의해 산화규소막(102)을 형성한다. 이 산화규소막(102)의 표면은 매우 평탄하고 매끄러운 상태
이다. 예를 들 어, 산화규소막(102)의 표면 요철은 높이가 3 나노미터(nm) 이하이고 폭이 10 nm 이상이다. 이러한 표
면 요철은 원자력 현미경(AFM)에 의한 관찰을 행하여도 시각적으로 인식하는 것이 어렵거나 거의 불가능하다.
산화규소막(102)을 형성한 후 패터닝 공정을 실시하여 산화규소막(102)의 표면에 직사각형 또는 정사각형의 미세한
섬(island) 패턴을 의도적으로 형성한다. 이 섬은 도 1A에 도시된 바와 같은 돌출부(103)일 수 있고, 또는, 산화규소
막(102)의 표면에 의도적으로 형성한 오목부일 수도 있다. 돌출부(103)는, 플라즈마 CVD법, 스퍼터링법 또는 감압 C
VD법에 의해 10∼75 mm, 바람직하게는 15∼45 nm의 두께로 그 산화규소막 위에 형성되는 비정질 규소막(104)의
두께의 절반 정도의 높이로 형성되는 것이 바람직하다. 감압 CVD법이 이용될 때는, 디실란(Si 2 H 6) 또는 트리실
란(Si 3 H 8)이 성막 가스로 사용될 수 있다. 비정질 규소막(104)의 두께를 상기한 범위 내로 함으로써, 후에 형성되
는 결정성 규소막을 활성층으로 사용하여 오프(off) 전류를 감소시킨 반도체 장치를 제작하는 것이 가능하게 된다.
감압 CVD법을 사용하여 형성된 비정질 규소막(104)은 후의 결정화 공정에서 자연 핵 발생률이 낮다. '자연 핵 발생
률'이란, 비정질 규소막(104)이 결정화를 촉진시키기 위해 사용된 니켈(Ni)과 같은 특정 금속원소의 영향을 받거나 그
금속 원소를 간섭함이 없이 열 에너지에 의해 결정 핵이 발생하는 비율이다. 그러한 자연 핵 발생률의 감소는 결정화
공정에서 개개의 결정립의 직경을 크게 하는데 바람직하다. 이것은 개개의 결정이 상호 간섭하는(즉, 횡방향으로 성
장하여 서로 근접하 게 되는 인접한 결정들의 접촉 또는 '충돌'로 인하여 결정성장이 멈추는) 비율이 감소하기 때문이
다.
또한, 비정질 규소막(104)의 형성 중에는, 산화규소막(102)의 노출된 표면의 청정도(淸淨度)에 주의가 필요하다. 본
명세서의 앞에서 나타낸 것과 같은 종래기술과 관련하여 설명된 바와 같이, 막의 표면에 오염물이 존재하면, 이 오염
물이 결정화를 촉진시키는 금속원소의 편석(偏析) 사이트로 되어 결정 핵의 바람직하지 않은 성장의 시점(始點)을 제
공한다.
비정질 규소막(104)의 형성 후, 산소 가스 분위기에서 자외(UV)광을 조사하여 비정질 규소막(104)의 표면에 극히 얇
은 산화막(도시되지 않음)을 형성한다. 이 산화막은 선택된 금속원소를 도입하기 위해 사용되는 도포액의 습윤성을
향상시키기 위한 것이다. 그 다음, 결정화 촉진제로서 작용하는 금속원소(들)를 소정의 농도로 함유하는 용액을 비정
질 규소막(104)의 노출된 표면에 적하(滴下)하여 액체막(도시되지 않음)을 형성한다. 여기서 사용되는 금속원소는 철
(Fe), 코발트(Co), 니켈(Ni), 루테늄(Ru), 로듐(Ru), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 구리(Cu), 금(Au)
으로부터 선택된 일 종류 또는 다수 종류의 원소일 수 있다. 본 실시예에서는 Ni의 사용이 추천될 수 있는데, 그 이유
는, Ni이 후에 설명되는 바와 같이 의도하는 모노도메인 영역의 형성에 바람직한 효과를 현저하게 나타내기 때문이다
. 후의 가열처리에서의 불순물의 잔류 가능성을 고려하면, 상기 용액으로서는 니켈 초산염 용액보다는 니켈 질산염
용액이 바람직한데, 이는 니켈 초산염 용액은 본질적으로 탄소를 함유하고 있고, 이 탄소가 후에 설명되는 가열처리
에서 탄화하여 열 산화막 내에 바람직하지 않게 잔류할 가능성이 있기 때문이다.
그 다음, 스피너(spinner)를 사용하여 도포액을 비정질 규소막(104)의 표면에서 균일하게 원심력으로 확산시키기에
충분한 회전 속도로 도 1A의 구조물을 회전시킨다. 그리하여, 상기 극히 얇은 산화막(도시되지 않음)을 사이에 비정
질 규소막(104)의 표면을 덮는 니켈 함유 층(105)이 배치된다. 이때, 비정질 규소막(104)의 표면에 돌출부(106)가 형
성되어 있는 것이 매우 중요하다. 그 돌출부(106)는 산화규소막(102)과 비정질 규소막(104) 사이에 배치되는 돌출부
(103)와 정렬되어 그 돌출부의 상방에 위치되고 그 돌출부와 실질적으로 동일한 형상을 가진다.
도 1A의 구조물의 상부 표면상의 돌출부(106)의 존재 때문에, 스핀 코팅 공정 중에, Ni 함유 용액이 표면장력에 의해
돌출부(106)의 측벽에 부착하여 그 돌출부의 주변에 국부적으로 증가된 농도로 니켈이 존재하게 되는 경향이 있다.
이것은 후의 결정화 공정 중에 의도하는 결정성장, 즉, 기판 표면에 평행한 횡방향 결정화를 촉진시키도록 유리하게
작용한다.
본 실시예에서는 비정질 규소막(104)상에 용액을 스핀 코팅하는 것으로 하고 있지만, 비정질 규소막(104)의 성막 전
에 버퍼(buffer)층인 산화규소막(102)상에 상기 용액 도포 공정을 행하여도 동일한 효과가 얻어진다. 또는, 산화규소
막(102)과 비정질 규소막(104) 모두의 표면에 대하여 상기 용액 도포를 행하여도 좋다.
그 다음, 도 1A의 상태가 얻어진 후, 불활성 가스 분위기에서 450℃의 온도로 1시간 가열처리를 행하여 수소를 제거
한 후, 500∼700℃, 바람직하게는 550∼600℃의 온도에서 4∼8시간 더 가열처리를 행하여 비정질 규소막(104)을
결정화한다. 이후, 이것을 '제1 가열처리'라고 칭한다.
비정질 규소막(104)의 결정화는 다음과 같이 진행한다. 제1 단계로서, 비정질 규소막(104)내의 니켈이 열적으로 활
성화되어, 도 1B에서 화살표로 나타낸 바와 같이 비정질 규소막(104)내에서 하방으로 등방적으로 확산한다.
그 다음, 제2 단계로서, 니켈이 버퍼층인 산화규소막(102)과 비정질 규소막(104) 사이의 계면에서 이동(migration)하
여 돌출부(103)쪽으로 편석한다. 즉, 도 1C에 도시된 바와 같이, 돌출부(103)가 의도적으로 형성된 편석 사이트로서
기능하게 된다.
그 다음, 도 1D에 도시된 바와 같이, 편석 사이트인 돌출부(103)의 주변에 결정 핵이 발생한다. 이것은 돌출부(103)
의 주변에서 니켈 농도가 1 ×10 20원자/cm 3 이상이 될 때 일어난다. 그러한 결정 핵의 발생에 의해, 규소막의 표면
에 대략 수직인 방향으로 결정성장 또는 결정화가 진행하게 된다. 이것이 결정화의 제3 단계이다. 그렇게 하여 형성된
수직방향 결정성장 영역(107)은 앞에서 설명된 바와 같이 니켈을 고농도로 함유한다.
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결정화의 제4 단계로서, 수직방향 결정성장 영역(107)을 기점으로 하여 규소막의 표면에 대략 평행한 방향으로의 횡
방향 결정성장이 진행한다. 횡방향 결정성장 영역(108)은, 도 1E에 도시된 바와 같이, 비정질 규소막(104)에서 수직
방향 결정성장 영역(107)의 양측에 점진적으로 형성된다. 이들 횡방향 결정성장 영역(108) 은, 본질적으로 서로 동일
하고 방향이 정렬되어 있는 다수의 주상 및/또는 침상 결정들의 집합체이고, 따라서, 수직방향 결정성장 영역(107)과
비교하여 우수한 결정성을 보인다.
제4 단계 중에, 형성되는 편석 사이트의 위치를 의도적으로 제어함으로써, 개개의 결정립이 인접한 결정립의 의도하
지 않는 영향이나 간섭을 받지 않고 큰 직경의 확대된 결정립을 성장시키는 것이 가능하다. 즉, 편석 사이트의 위치가
정밀하게 제어되도록 설계 파라미터를 적절히 선택하면 소망의 위치에 소망의 크기의 의도하는 결정을 형성하는 것
이 가능하게 된다. 결정립을 어디까지 크게 할 수 있는가는 가열처리의 온도와 시간에 의해 결정되기 때문에, 실제의
결정 크기는 요구되는 반도체 장치의 제조 비용 등을 고려하여 자유롭게 설계될 수 있다. 또한, 후의 단결정화 공정에
서 고온 가열처리가 추가로 행해질 때에도 결정성장이 진행하는 점을 고려하여 결정립 크기를 결정할 수도 있다.
도 1E의 횡방향 결정성장의 결과로, 버퍼층인 산화규소막(102)상에 결정성 규소막(109)이 형성된다. 여기서, 본 실
시예의 제조 기술은 아래와 같은 공지의 그래포에피탁시(graphoepitaxy) 기술과 근본적으로 다르다는 점에 주목하
여야 한다. 그래포에피탁시 기술은 하지(下地) 도포막의 표면 형상에 규칙성을 부여하여, 그 위에 위치하는 비정질 규
소막의 결정화 중에 그곳에 가장 안정한 표면이 나타나는 성질을 이용하여 결정성 규소막의 배향성을 균일하게 하는
것이다. 이와 반대로, 본 발명에 따른 제조 방법은 하지 도포막의 표면 형상을 변경함으로써 표면 에너지를 변화시켜,
결정화를 촉진시키는 금속원소(여기서는 니켈)의 편석을 용이하게 하 는 영역을 제공하는 것에 특징이 있다. 따라서,
본 발명은 표면 형상을 변경하는 주요 이유가 결정 핵을 형성하는데 있다는 점에서 그래포에피탁시 기술과 다른 기술
이다.
결정성 규소막(109)을 위에서 본 도면이 도 3A에 도시되어 있고, 여기서, 부호 301은 결정화의 제2 단계에서 형성된
수직방향 결정성장 영역(도 1D의 107)을 나타낸다. 본 실시예에서는, 이 영역(301)이 미세한 정사각형 섬 패턴의 형
성으로 인하여 정사각형 형태를 나타낸다. 부호 302는 제4 단계에서 형성된 횡방향 결정성장 영역(도 1F의 108)을
나타낸다. 이 횡방향 결정성장 영역(302)은 중앙에 위치된 수직방향 결정성장 영역(301)을 핵으로 하여 성장하는 것
이다. 본 실시예에서는, 수직방향 결정성장 영역(301)이 핀 포인트로 간주될 수 있기 때문에, 얻어지는 평면 형상은
도 3A에 도시된 바와 같이 전체적으로 육각형과 유사하다. 그러한 형상에 대한 한가지 가능한 이유는 다음과 같다. 규
소막의 결정 형태에 관하여, (111) 면에 의해 둘러싸인 핵을 결정성장시키면 결정립의 형상이 육각형으로 된다는 것
은 당업자에게 잘 알려져 있다. 한편, 결정화를 촉진시키는 한가지 금속원소로서 니켈이 사용되는 경우, 결정화 중에
각각의 주상 또는 침상 결정의 선단부 및 측면부에 니켈 실리사이트가 형성된다는 것이 본 발명자들에 의해 밝혀졌다.
이 니켈 실리사이트는 (111) 면에 대응하는 안정된 면을 가진다는 것이 알려져 있다. 이들 사실에 비추어, 수직방향
결정성장 영역(301)을 둘러싸는 면은 니켈 실리사이드의 안정된 표면인 (111) 면으로 주로 구성된다. 따라서, 도 3A
의 횡방향 결정성장 영역(302)은 수직방향 결정성장 영역(301)이 하나의 점이라고 간주하면 이 수직방향 결정성 장
영역(301)을 기점으로 하여 결정성장이 일어날 때 대략 육각형으로 된다는 것을 알 수 있다.
도 3A로부터 보여지는 바와 같이, 육각형의 횡방향 결정성장 영역(302)은 각각 단일의 결정립으로 보일 수 있는 6개
의 부(副)영역(A∼F)으로 분할될 수 있다. 이것은, 부영역(A∼F)들 중 인접한 것들이 서로 접촉하여 있는 영역에 슬립
결함과 같은 전위가 발생하여 결정 입계로 되기 때문이다.
도 3B에 확대하여 도시된 바와 같이, 횡방향으로 성장한 부영역(A∼F)의 일부분은 다수의 미세한 주상 또는 침상 결
정의 집합체로 이루어져 있다. 그러한 결정들이 밀집하여 있기 때문에, 거시적으로는 각각의 부영역이 전체적으로 단
일의 결정립처럼 보이는 것이다. 이들 주상 또는 침상 결정들 각각은 그의 내부에 결정입계를 포함하지 않아서 실질
적으로 단결정으로 간주될 수 있는 모노도메인 영역이다. 또한, 개개의 결정이 그의 내부로부터 니켈과 같은 불순물을
배제한 채 성장하기 때문에, 각각의 결정의 표면에 금속 실리사이드가 형성되어 있고, 이것이 도 3B의 결정 입계(303
)에서의 니켈의 편석을 야기한다. 따라서, 도 3B의 결정 상태는 다수의 모노도메인의 단순한 집합체로 된다. 이러한
상태가 우수한 결정성을 나타내지만, 도 3A의 부영역(A∼F)들 각각이 아직 단일의 모노도메인 영역으로 되어 있지는
않다.
본 발명을 완전히 달성하기 위해서는, 도 3B의 횡방향 결정성장 영역(302)의 결정성을 개선시키는 공정이 추가될 필
요가 있다. 이하, 이러한 공정을 '단결정화'로 칭하고, 도 2A∼도 2C에 의거하여 설명한다. 단결정화는 구체적으로는
할로겐 원소를 함유하는 산화성 분위기에서의 가열처리에 의해 달성될 수 있고, 이 가열처리를 이하에서는 '제2 가열
처리'라 칭한다.
결정성 규소막(109)을 포함하는 도 1F의 구조물에 대하여 추가로 가열처리(제2 가열처리)를 행하여, 노출된 결정성
규소막(109)을 700∼1100℃ 범위의 고온에서 1∼24시간 가열한다. 결정성 규소막(109)을 800∼1000℃에서 6∼1
2시간 가열하는 것이 바람직하다. 여기서 사용되는 분위기는 도 2A의 공정에서 할로겐 원소를 함유하도록 설계되는
것이 매우 중요하다. 본 실시예에서는, 제2 가열처리를, 3%의 농도 비율(체적 밀도)로 HCl을 함유하는 산소 가스 분
위기에서 950℃의 온도로 6시간 행하였다. 여기서, 충분한 게터링 효과를 달성하기 위해 상기 분위기에 질화물 가스
를 추가로 포함시키는 것이 추천될 수 있는데, 이는 질화물이 산화막의 형성 속도를 지연시키도록 작용하기 때문이다.
또한, 본 실시예에서는 할로겐 원소로서 Cl가 선택되어 Cl 도입 재료로서 HCl 가스가 이용되었지만, 다른 종류의 가
스가 사용될 수도 있다. 그의 예로서는, HF, NF 3 , HBr, Cl 2 , F 2 , 및/또는 Br 2 를 들 수 있다. 또한, 일반적으로,
할로겐 수화물 또는 유기 물질(탄수화물)도 이용 가능하다.
도 2A의 단계에서의 제2 가열공정 중에, 가열된 결정성 규소막(109)내의 니켈은 염소의 작용으로 게터링되어, 그 규
소막 위에 위치하는 열산화막(110)에의 흡수에 의해 제거되고 대기 중으로 방출된다. 따라서, 함유된 거의 모든 Ni 원
소가 결정성 규소막(109)으로부터 제거되어, 도 2B에 도시된 바와 같이 열산화막(110)에 의해 덮인, Ni이 없는 결정
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성 규소막(111)이 얻어진다.
도 2B의 게터링 공정 중에 제거된 니켈(Ni)은 결정화 중에 결정 입계(도 3B의 303 참조)쪽으로 밀어내어져 편석된다.
따라서, Ni은 결정 입계에 니켈 실리사이드로서 존재하는 것으로 고려될 수 있다. 이 니켈 실리사이드가 휘발성 니켈
염화물로 되어 이탈하여, 니켈 원자로부터 분리 또는 절단된 규소의 짝짓지 않은 결합 수(unpaired coupling hand)가
결정 입계에 많이 존재하는 상태가 된다. 다행히, 규소 원자의 짝짓지 않은 결합 수는 950℃에서의 제2 가열처리 중
에, 잔류하는 규소 원자의 것과 상호 재결합하게 된다. 아직도 짝짓지 않은 결합 수들은 결정성 규소막(111)내에 함유
되어 있는 수소 및 할로겐 원소의 결합 수로 채워진다. 이러한 이유로, 결정성 규소막(111)은 수소 및 할로겐 원소를
5 원자% 이하로 함유하게 된다. 따라서, 결정 입계들이 규소 원자의 그러한 재결합으로 인하여 개선된 정합성을 가지
고 서로 접합하여, 실질적으로 결정 입계가 존재하지 않게 된다. 또한, 제2 가열처리의 결과로, 주상 또는 침상 결정
내부의 전이, 전위 또는 다른 가능한 적층 결함이 거의 완전히 소멸하여 그 결정들의 결정성을 개선시킨다.
비교를 위해 도 3B 및 도 3C를 참조하여 결정성의 개선에 대하여 더 상세히 설명한다. 도 3B에 도시된 바와 같은 횡
방향 결정성장 영역에 대하여 가열처리를 행함으로써, 그 속에 함유된 니켈이 염소의 게터링 작용으로 규소막으로부
터 제거된다. 이것이 행해질 때, 규소 원자와 니켈 원자 사이의 결합이 절단되어, 많은 짝짓지 않은 결합 수를 형성하
고, 이들 결합 수는 가열처리 중에 인접 규소 원자의 것과 재결합하여, 도 3C에 도시된 바와 같은 결정 구조를 형성한
다.
도 3C의 구조는 점선(304)으로 나타낸 바와 같은 수 개의 접합 계면을 가지 게 된다. 이들 계면은, 도 3B의 결정 입계
(303)가 상기 가열처리에 의해 일단 분리되었다가 그 후에 재결합하는 결과로 생성된 것이다. 도 3A의 부영역(결정
세그먼트)(A∼F) 각각에서는, 내부에 있는 주상 또는 침상 결정들이 우수한 정합성을 가지고 서로 재결합하여, 결정
입계가 실질적으로 없는 도 3C의 상태로 된다. 따라서, 도 3A의 부영역(A∼F) 각각이 그의 내부에 결정 입계 및 니켈
과 같은 불순물 원소를 거의 함유하지 않고 결정 결함이 거의 존재하지 않는 모노도메인 영역이 된다. 이차 이온 질량
분석법(SIMS)을 이용한 실험에 의하면, 모노도메인 영역 내에서의 Ni 농도가 1∼3 자릿수만큼 감소되어 있다는 것이
밝혀졌다.
도 2C에서, 니켈 게터링 공정의 종료 후, 게터링 사이트로서 작용한 도 2B의 열산화막(110)을 제거한다. 열산화막(11
0)의 제거는 니켈 원자가 결정성 규소막(111)으로 재확산하는 것을 방지하기 위한 것이다. 이렇게 하여, 도시된 바와
같이 니켈 농도가 감소된 결정성 규소막(111)이 얻어진다. 이 영역에서는, 할로겐 분위기에서의 가열처리에 의해 Ni
이 반도체 장치의 제조에 지장이 없게 하기에 충분히 낮은 농도, 예를 들어, 1 ×10 18원자/cm 3 이하, 바람직하게는
1 ×10 17원자/cm 3 , 더 바람직하게는 1 ×10 16원자/cm 3 으로 제거 또는 감소된다. 이것에 의해, 모노도메인 영
역의 결정 구조가 단결정 재료에 필적할 수 있을 정도로 개선된 결정성을 가지게 된다.
본 발명의 한가지 특징은, 그렇게 형성된 모노도메인 영역이 TFT를 포함한 반도체 장치의 활성층으로서 독점적으로
사용된다는 것이다.
각각의 TFT가 본 발명의 모노도메인 영역으로 이루어진 활성층을 가지는 액티브 매트릭스형 액정 표시장치에 사용
되는 반도체 구조가 도 11에 도시되어 있다. 도시된 바와 같이, 절연 표면을 가진 기판(21)상에, 패터닝된 활성층(24)
들이 종횡으로 배열되어 있다. 기판(21)의 양측 가장자리의 2개의 줄무늬형의 기다란 표면지역(22)은 수직방향 결정
성장 영역이 존재하였던 장소이다. 중앙의 점선(23)은 횡방향 결정성장 영역들의 상호 충돌로 인하여 형성된 선형 결
정 입계가 존재한 장소를 나타낸다. 패터닝된 활성층(24)의 형성 완료 후에는 결정 입계가 성공적으로 소멸되어 있지
때문에 여기서는 점선이 사용되었다.
도 11에 도시된 바와 같이, 활성층(24)들은 수직방향 결정성장 영역이 존재하였던 지역(22)과 결정 입계(23)의 장소
를 피하여 기판(21)의 표면의 중앙에 형성되어 있다. 예시된 LCD 구조물의 일부에 대하여 설명하였지만, 상기 설명은
기판(21) 상에 10 6개 정도로 제공되는 TFT 활성층의 나머지 것들(도면에서는 나타나지 않음)에도 마찬가지로 적
용된다.
[실시예 2]
실시예 1의 모노도메인을 이용하여 TFT를 제조하는 공정이 도 4A∼도 4E에 도시되어 있다. 본 실시예에서는 탑 게
이트형 TFT와 관련하여 설명하지만, 본 발명이 이것에 한정되는 것은 아니다. 도 4A∼도 4E의 제조공정은 게이트
전극을 내열성이 높은 것으로 대체하여 보텀 게이트형 TFT를 제조하는 데에도 적용될 수 있다는 것을 당업자는 용이
하게 인지할 수 있을 것이다.
도 4A에 도시된 바와 같이, 석영 기판(401)상에 산화규소막(402)과 '의사(擬似) 단결정성' 모노도메인 규소막(403)을
이 순서로 성막한다. 상기 산화규소막(402)과 모노도메인 규소막(403)은 도 1A∼도 1F 및 도 2A∼도 2C에 나타낸
공정을 사용하여 형성될 수 있다. 모노도메인 규소막(403)은 앞에서 설명된 바와 같은 모노도메인 영역을 내부에 가
지고 있다. 도 4A에 나타낸 바와 같이, 패터닝 기술에 의해 모노도메인 규소막(403)을 패터닝한다. 이 패터닝된 규소
막(403)은 후에 TFT의 활성층으로서 사용된다.
다음에, 도 4A에 도시된 바와 같이, 다른 산화규소막(404)을 플라즈마 CVD법에 의해 소정의 두께, 예를 들어, 150 n
m로 성막한다. 이 산화규소막(404)은 후에 TFT의 게이트 절연막으로서 기능한다. 산화규소막(404) 대신에, 산화질
화규소막 또는 질화규소막이어도 상관없다. 그 다음, 산화규소막(404)상에 알루미늄 막(405)을 스퍼터링법에 의해 5
00 nm의 두께로 성막한다. 이 알루미늄 막(405)은 후에 TFT의 게이트 전극으로서 기능한다. 알루미늄 막(405)은 스
칸듐을 0.2 중량% 함유한다. 알루미늄 막 대신에, 탄탈, 몰리브덴 등과 같은 다른 전도성 재료로 만들어진 막으로 할
수도 있다.
그 다음, 알루미늄 막(405)의 표면에, 전형적으로는 10 nm 두께의 양극산화막(도시되지 않음)을 형성한다. 이 양극산
화막 형성공정은 암모니아수로 에틸렌 글리콜 용액을 중화시킨 것을 전해용액으로 사용한다. 양극산화는 전해용액
내에서 알루미늄 막(405)을 양극으로 하고 백금 층(도시되지 않음)을 음극으로 하여 행한다. 이 공정에서 형성된 양
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극산화막은 나중에 그 위에 형성되는 레지스트 마스크와 의 밀착성을 향상시키기에 충분하게 치밀한 막질(膜質)을 가
진다.
다음에, 도 4B에 도시된 바와 같이, 알루미늄 막(405)을 패터닝하여, 산화규소막(404)상에 섬(406)을 형성한다. 이
섬(406)은 TFT의 게이트 전극의 원형(原型)으로서 기능한다. 도 4B에서는 생략되었지만, 도 4A의 알루미늄 막(405)
을 패터닝하는데 사용된 마스크 층은 제거되지 않고, 이 공정에서도 그대로 잔존시킨다.
그 다음, 도 4B의 상태가 얻어진 후, 섬(406)을 양극으로 한 양극산화 공정을 다시 행한다. 여기서의 전해용액은 3%
옥살산 수용액일 수 있다. 이 공정에서는, 양극산화가 상기한 레지스트 마스크(도시되지 않음)의 존재 때문에 섬(406)
의 측벽에서만 진행한다. 따라서, 도 4C에 도시된 바와 같이, 섬(406)의 양 측벽에만 양극산화막(407)이 형성된다. 이
들 양극산화막(407)은 다공질성이고, 수 마이크로미터(㎛)의 거리까지 균일하게 성장할 수 있다. 여기서는, 다공질성
의 양극산화막(407)의 두께가 700 nm이다. 이 두께는 양극산화 시간의 조정에 의해 잘 제어될 수 있다. 양극산화막(
407)의 형성 후, 레지스트 마스크를 제거한다. 그 다음, 다시 양극산화 공정을 행하여, 얇고 치밀한 양극산화막(408)
을 형성한다. 이 양극산화 공정은 상기한 양극산화 공정과 조건이 유사할 수 있다. 이 공정에서, 치밀한 양극산화막(4
08)은 사용된 전해용액이 다공질성의 양극산화막(407)내로 진입하여 형성된다. 이 치밀한 양극산화막(408)의 두께를
150 nm 이상까지 증가시키면, 후의 불순물 이온 주입공정에서 오프셋 게이트 영역을 형성할 수 있다. 그러한 치밀한
양극산화막(408)은 후의 공정에서 TFT의 게이트 전극(409)의 표면에 힐록이 발생하는 것을 억제 또는 제거하도록
기능할 수 있다.
얇고 치밀한 양극산화막(408)을 형성한 후, 선택된 도전형의 불순물(여기서는, N채널형 TFT(NTFT)의 제조를 위해
P형 도전성의 불순물)을 이온 주입법에 의해 규소막(403)에 도핑 또는 주입하여, 도 4C에 도시된 바와 같이, TFT의
소스 및 드레인으로 작용하는 고농도 불순물 영역(410, 411)을 형성한다.
그 다음, 초산, 인산 및 질산의 혼합물로 된 선택된 에칭액을 사용하여 다공질성 양극산화막(407)만을 에칭한다. 그
후, P형 불순물 이온을 다시 주입한다. 이때의 이온 주입 도즈량은 전형적으로는 규소막(403)에 고농도 불순물 영역(
소스 및 드레인 영역)(410, 411)을 형성할 때의 것보다 적게 한다. 이렇게 하여, 도 4D에 도시된 바와 같이, 고농도 불
순물 영역(410, 411)의 내측 가장자리와 접촉하는 저농도 불순물 영역(412, 413)이 규소막(403)에 형성되는 동시에,
저농도 불순물 영역(412, 413)들 사이의 중간 영역(414)이 게이트 전극(409)에 대하여 자기정합적으로 획정된다. 이
중간 영역(414)은 TFT의 채널 형성 영역으로 기능한다.
불순물 주입 후, 도 4D의 구조물에 대하여 레이저광, 적외광 또는 자외광을 조사(照射)하여 어닐 처리를 행한다. 이렇
게 하여, 소스 영역(410), 저농도 불순물 영역(412, 413), 채널 형성 영역(414) 및 드레인 영역(411)이 형성되고, 저
농도 불순물 영역(413)은 통상 '저농도로 도핑된 드레인(LDD) 영역'으로 불린다.
이 공정에서 플라즈마 수소화 처리를 300∼350℃의 온도에서 0.5∼1시간 행하는 것이 바람직하다. 이 처리는 활성
층(403)에 수소를 5 원자%(1 ×10 21원자/cm 3 이하), 바람직하게는 1 ×10 15∼1 ×10 21원자/cm 3 이하의 농
도로 도핑하기 위한 것 이다. 도핑된 수소는 활성층(403)내의 규소 원자의 짝짓지 않은 결합 수 또는 활성층과 게이트
절연막 사이의 계면 준위를 중화 및 제거할 수 있다.
그 다음, 도 4E에 도시된 바와 같이, 도 4D의 구조물 상에 층간절연막(415)을 성막한다. 이 층간절연막(415)은 산화
규소, 질화규소, 산화질화규소, 수지 또는 이들의 다층 조합물로 만들어질 수 있다. 질화규소를 사용하면, 이전 공정에
서 도핑된 수소가 소자 밖으로 재방출하는 것을 방지할 수 있기 때문에 바람직하다. 그 다음, 층간절연막(415)을 패터
닝하여, 요구되는 전기 접속을 위한 콘택트 홀로서 작용하는 개구부를 형성한다. 그 다음, 이들 콘택트 홀을 금속으로
채우기 위해 금속 층(416, 417)을 퇴적시켜, TFT의 소스 전극 및 드레인 전극을 형성한다. 이 TFT가 액티브 매트릭
스형 LCD의 화소 트랜지스터로서 사용되는 경우, 게이트 전극(409)에 전위를 인가하는 인출 전극 또는 패드 전극을
필요로 하지 않는다. 또는, 이 TFT가 주변 구동회로에 사용되는 경우에는, 게이트 전극(409)에 전기적으로 접속된 인
출 전극 또는 패드 전극이 동시에 형성될 필요가 있다. 그 후, 얻어진 구조물을 수소 가스 분위기에서 350℃로 가열처
리하여 수소화를 행한다. 그리하여, 도 4E에 도시된 바와 같은 TFT 구조가 완성된다.
이렇게 하여 제조된 TFT는 요구되는 고속 스위칭 동작을 얻기에 충분히 우수한 전계효과 캐리어 이동도를 제공할 수
있다. 이것은, 그의 활성층이 전적으로 모노도메인 영역만으로 구성되어 있기 때문이다. 채널 영역 및 드레인 접합부
에 실질적으로 결정 입계가 없고 그 곳으로의 니켈 화합물의 편석이 없기 때문에, 신뢰성도 향상될 수 있다.
[실시예 3]
본 실시예에서는, 실시예 1에서 이미 설명된 바와 같은 모노도메인 영역을 형성할 때 행해지는 할로겐 원소를 함유하
는 분위기에서의 열산화 공정의 효과에 대하여 설명한다.
도 6은 염화 니켈(NiCl 2 )의 증기압과 온도의 관계를 나타내는 그래프이다. 도시된 바와 같이, NiCl 2 는 승화성 물
질이기 때문에, 도 2C의 모노도메인 결정성 규소막(111) 내의 Ni은 염소에 의해 게터링 되자마자 곧 승화성을 나타낼
수 있다. 얻어진 염화 니켈 화합물은 공기 중으로 확산하거나 또는 열산화막에 의해 흡수됨으로써 결정성 규소막으로
부터 방출된다. 이것은 규소막으로부터 Ni을 성공적으로 제거할 수 있도록 유리하게 작용한다.
도 4E의 TFT의 전기적 특성을 도 5를 참조하여 설명한다. 도 5는 TFT의 게이트 전압(Vg)과 드레인 전류(Id)의 관계
를 나타낸다.. 이 그래프에는, 이 Vg-Id 관계를 나타내는 2개의 특성 곡선이 그려져 있다. 하나의 곡선(501)은 본 발
명에 따른 도 4E의 TFT에 대한 것이고, 다른 곡선(502)은 열처리 및 질화물 어닐 공정없이 제조된 통상의 TFT에 대
한 것이다.
2개의 특성 곡선(501, 502)을 비교하면, 본 발명의 TFT에서 흐르는 온(on)전류가 통상의 TFT의 것보다 2∼4 자릿
수만큼 더 크다는 것을 알 수 있다. 온 전류는, 도 5에 나타낸 바와 같이 0∼5 볼트의 게이트 전압이 인가된 때 TFT가
전도성으로 되는 동안에 흐르는 드레인 전류를 뜻한다.
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또한, 도 4E의 TFT의 서브스레시홀드(sub-threshold) 특성이 통상의 TFT의 것보다 크다는 것을 도 5의 그래프에
서 알 수 있다. 여기서 사용되는 '서브스레시홀드' 특성은 TFT의 스위칭 동작의 예리함을 나타내는 척도이다. 당업자
가 쉽게 인식하는 바와 같이, TFT가 오프 상태로부터 온 상태로 스위칭할 때의 Vg-Id 곡선의 상승 각도가 예리할수
록, 서브스레시홀드 특성이 양호하게 된다.
통상의 TFT의 서브스레시홀드 특성이 350 mV/decade 정도인 반면, 본 발명의 TFT의 서브스레시홀드 특성은 대략
100 mV/decade로 낮다는 것에 주목하여야 한다. 이것은 본 발명의 TFT가 스위칭 성능에 있어서도 향상되어 있다는
것을 말한다. TFT의 동작 속도를 평가하는 파라미터로서 작용하는 전계효과 캐리어 이동도에 관해서는, 통상의 TFT
는 80∼100 cm 2 /Vs인 반면, 본 발명의 TFT는 180∼200 cm 2 /Vs로 높다. 이것은 본 발명의 TFT가 고속으로 동
작할 수 있다는 것을 의미한다. 상기 설명으로부터, 본 발명의 TFT에서는 전기적 특성이 훨씬 많이 개선될 수 있다는
것이 실험적으로 증명된다.
[실시예 4]
본 발명자들의 실험에 따르면, 도 4E의 TFT와 관련하여 아래에 설명되는 바와 같이, 염소를 사용한 금속원소의 게터
링 작용의 효과가 높게 나타났다.
도 7은 결정성 규소막의 단면 방향에서의 염소의 농도 분포를 SIMS(이차 이온 질량 분석법)으로 측정한 결과를 나타
내는 그래프이다. 막의 표면에 근접한 영역의 측정 데이터는 표면의 요철 및 흡착물의 영향을 받기 때문에 다소 무의
미할 수 있다. 동일한 이유로, 계면 부근의 데이터는 다소의 오류를 포함할 가능성이 있다. 도 7의 그래프로부터 알 수
있는 바와 같이, 염소는 결정성 규소막과 그 위에 있는 열산화막 사이의 계면 부근에 집중하여 있다. 이것은 가열처리
개시 시에 결정성 규소막의 표면에 흡착된 염소가 Ni을 게터링한 채 열산화막으로 확산하기 때문인 것으로 추정된다.
또한, 열산화막의 형성 전에 결정성 규소막의 표면에 많이 존재하였던, '댕글링 본드'(dangling bond)로 불리는 짝짓
지 않은 결합 수가 염소의 것으로 종단되어 있다는 것을 시사하는 것으로 고려된다.
[실시예 5]
실리콘 기판 상에 산화규소막을 형성하고 그 위에 단결정을 형성한 구조, 소위 TFT-SOI 구조의 한가지 특징은, 모노
도메인 결정성 활성층에서의 파이프 밀도, 계면 준위, 고정 전하, 관통 전이 등과 같은, 결정성에 악영향을 미칠 수 있
는 나쁜 인자를 성공적으로 억제 또는 제거할 수 있어야 하는 것이다. 더 구체적으로는, SOI 구조가 최근의 반도체 기
술의 발전으로 전력소비를 크게 감소시킬 수 있으나, 여전히 문제를 가지고 있다.
도 8은 하나의 전형적인 SOI 구조에서 결정성에 영향을 미칠 수 있는 여러 인자, 즉, 규소막 내의 계면 준위 및 고정
전하와 같은 결정성에 관한 것과, 금속 오염 및 붕소 농도와 같은 외적인 것을 요약한 도면이다. 그러한 인자의 나쁜
작용은, 할로겐을 함유하는 분위기에서 결정성 규소막을 가열처리하여 규소막의 단결정화와 금속원소의 게터링을 동
시에 행할 수 있게 하는 공정을 포함하는 본 발명의 제조방법에 의해 최소화 또는 제거될 수 있다. 게터링 효과에 의해
금속 오염이 용 이하게 제거된다. 이것은 주로 할로겐 원소의 작용에 의한 것이고, 2차적으로는 니켈 원자로부터 떨어
져 나온 규소 원자의 짝짓지 않은 결합 수의 수를 증가시키도록 작용할 수 있다. 열 어닐 공정에 의한 단결정화는, 파
이프 밀도, 계면 준위, 고정 전하, 관통 전이 등과 같은, 결정성에 악영향을 미치는 인자를 억제 또는 제거할 수 있는
이점을 제공한다. 도 8에 도시된 퇴적물 또는 석출물이 실리사이드계 물질이면, 이들은 할로겐 원소의 게터링 작용에
의해 제거될 수 있다. 그러한 것이 산화물계 물질인 경우에는, 그것은 가열처리에 의해 산소가 다시 이탈하여 확산하
는 것에 의해 소멸하는 것으로 예상된다.
[실시예 6]
도 1A에서 버퍼층인 산화규소막(102)상에 형성되는 돌출부(103)를 변형한 예가 도 9에 도시되어 있고, 여기서는, 돌
출부(103)가 기다란 사각형 홈으로 대체되었지만, 이것은 대응하는 평면 형상의 기다란 돌출부일 수도 있다. 성장한
결정립이 도 1A∼도 1F에 나타낸 실시예의 것과 유사한 방법으로 얻어진다.
도 9에 도시된 바와 같이, 수직방향 성장 영역(901)을 결정 핵 또는 시드(seed)로 하여 횡방향 결정성장 영역(902)이
형성된다. 이 횡방향 결정성장 영역(902)이 도 3A의 횡방향 결정성장 영역(302)과 다른 점은 결정 핵이 점으로 되어
있지 않고 선으로 되어 있다는데 있다. 그러한 차이 때문에, 횡방향 결정성장 영역(902)은 도 9에서 보여지는 바와 같
이 기다란 육각형의 평면 형상을 나타낸다. 도시된 바와 같이, 석영 기판 상에서 실제로 성장한 횡방향 결정성장 영역
(902)은, 수직방향 성장 영역(901)의 길이(Y)를 따라 서로 반대측에 위치한 2세트의 세그먼 트(A∼C, F∼H)가 수직
방향 성장 영역(901)의 폭(X)을 따라 서로 반대측에 위치한 나머지 2개의 세그먼트(D, E)에 비하여 면적이 무시할 수
있을 만큼 작도록 8개의 세그먼트(A∼H)로 분할된다. 이것은 수직방향 성장 영역(901)의 길이(Y)가 폭(X)에 비하여
충분히 길기 때문이다.
이러한 구조의 한가지 이점은, 도 9의 넓은 세그먼트(D, E)가 단결정화될때, 대응하는 모노도메인 영역의 면적이 증
가된다는 것이다. 이들 큰 모노도메인 영역을 이용하여 TFT의 활성층을 형성함으로써, 동일하고 균일한 결정성을 가
지는 하나의 모노도메인 영역에 다수의 활성층이 형성될 수 있다.
[실시예 7]
실시예 2의 TFT 제작공정을 이용하여 상보형 금속산화물 반도체(CMOS) 트랜지스터를 제조하는 방법을 도 12A∼
도 14D에 나타내었으나, 본 발명이 이 방법에 한정되는 것은 아니다.
도 12A에 도시된 바와 같이, 도 1A∼도 2C를 참조하여 앞에서 설명된 공정을 사용하여 석영 기판(31)상에 산화규소
막(32)을 성막하고, 그 산화규소막(32)의 표면에, 앞에서 설명된 것과 유사한 기술을 이용하여 모노도메인 결정성 규
소막을 형성한다. 그 다음, 이 규소막을 패터닝하여, 떨어져 있는 모노도메인 활성층(33, 34)을 형성한다. 이들 활성층
중 활성층(33)은 N채널형 TFT(NTFT)의 활성층이고, 활성층(34)은 P채널형 TFT(PTFT)의 활성층이다. 설명을 위
해 2개의 트랜지스터만을 나타내고 있으나, 본 발명이 실시될 때는, 미소전자(microelectronics) 제조기술에 의해 단
일 칩 기판 상에 수 백만개의 P채널형 및 N채널형 TFT가 형성된다.
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모노도메인 활성층(33, 34)의 형성 후, 플라즈마 CVD법에 의해 게이트 절연막(35)을 50∼200 nm, 바람직하게는 10
0∼150 nm의 두께로 성막한다. 게이트 절연막(35)은 산화규소, 산화질화규소, 질화규소 또는 다른 절연재료로 만들
어질 수 있다. 그리하여, 도 12A의 구조가 얻어진다.
그 다음, 도 12B에 도시된 바와 같이, 도 12A의 구조물상에 스퍼터링법 또는 전자 빔 증착법에 의해 도전성 막(36)을
형성한다. 이 도전성 막(36)은 알루미늄으로 만들어질 수 있고, 후에 TFT의 게이트 전극으로 작용한다. 이 도전성 막
(36)은 힐록 또는 휘스커의 발생을 억제하기 위해 스칸듐을 0.2 중량% 함유한다. 힐록 또는 휘스커는 알루미늄의 이
상(異常) 성장에 기인하는 가시 또는 바늘 형상의 돌기물이다. 그러한 돌기물의 존재는 인접한 배선 사이 또는 적층된
칩 도선 사이의 바람직하지 않은 단락(短絡) 및 크로스토크(cross-talk)를 발생하는 원인이 된다. 이 도전성 막(36)은
탄탈을 포함한 양극산화 가능한 금속재료로 만들어질 수도 있다.
도 12B의 공정에서, 전해용액 내에서 도전성 막(알루미늄 막)(36)을 양극으로 한 양극산화를 행함으로써, 그 도전성
막(36)상에 얇고 치밀한 양극산화막(37)을 형성한다. 여기서 사용되는 전해용액은 디히드록시석신 산을 3% 함유하는
에틸렌 글리콜 용액을 암모니아로 중화시킨 것이다. 그러한 양극산화를 이용함으로써, 인가 전압의 조정에 의해 제어
가능한 막 두께와 치밀한 막질(膜質)을 가지는 균일한 양극산화막을 형성할 수 있다. 여기서는, 양극산화막(37)은 두
께가 10 nm이고, 후에 형성되는 레지스트 마스크의 밀착성을 향상시키는 역할을 한다.
그 다음, 도 12C에 도시된 바와 같이, 도 12B의 구조물 상에 패터닝된 레지 스트 마스크(38, 39)를 형성하고, 이 레지
스트 마스크(38, 39)를 이용하여 알루미늄 막(36)과 그의 표면의 양극산화막(37)을 패터닝하여, 막 패턴(40, 41)을
가지는 도 12C의 구조를 얻는다. 그 다음, 막 패턴(40, 41)을 양극으로 하여 양극산화를 행한다. 이 양극산화 공정에
서는, 양극산화가 막 패턴(40, 41)의 측벽에서만 선택적으로 진행한다. 이것은 막 패턴(40, 41)의 상면에 치밀한 양극
산화막(37)과 레지스트 마스크(38, 39)가 적층되어 있기 때문이다. 그 결과, 다공성의 양극산화막(42, 43)이 막 패턴(
40, 41)의 측벽에서 수 마이크로미터의 두께로 성장한다. 그러한 양극산화의 진행 거리, 즉, 양극산화막(42, 43)의 두
께는, 예를 들어, 700 nm이다. 양극산화의 진행 거리에 의해, 후에 형성되는 저농도 불순물 영역의 길이가 결정된다.
본 발명자들의 경험에 따르면, 양극산화막(42, 43)의 두께는 600∼800 nm의 범위 내인 것이 바람직하다. 이 공정에
서, 도 12D의 구조는 도시된 바와 같은 게이트 전극(1, 2)을 가진다.
그 다음, 레지스트 마스크(38, 39)를 제거한 후, 유사한 전해용액을 사용하여 도 12D의 구조에 대하여 재차 양극산화
를 행한다. 이 공정에서는, 전해용액이 다공성 양극산화막(42, 43)의 내부로 진입하여, 도 12E에 도시된 바와 같이 치
밀한 양극산화막(44, 45)이 형성된다. 이 양극산화막(44, 45)의 두께는 대표적으로는 50∼400 nm이다. 이 두께는 인
가 전압의 조정에 의해 제어될 수 있다. 앞에서 형성된 치밀한 양극산화막(37)의 잔존 부분은 이 양극산화막(44, 45)
과 일체화된다.
도 12E의 공정에서, 얻어진 구조물의 전체 표면에 인(P)과 같은 N형 불순물 을 도핑한다. 도즈량은 2 ×10 14 ∼5 ×
10 15cm -2, 바람직하게는 1∼2 ×10 15cm -2의 범위로 높다. 도핑 방법으로서는, 공지의 플라즈마 도핑법 또는
이온 주입법이 이용될 수 있다. 그 결과, 도 12E에 도시된 바와 같이, 모노도메인 활성층(33, 34)에 고농도 불순물 영
역(46∼49)이 형성된다. 한 쌍의 고농도 불순물 영역(46, 47)은 측벽에 양극산화막(42)을 가지는 게이트 전극(1)에
대하여 자기정합되고, 다른 한 쌍의 고농도 불순물 영역(48, 49)은 측벽에 양극산화막(43)을 가지는 게이트 전극(2)
에 대하여 자기정합된다.
그 후, 알루미늄 혼합산으로 된 선택된 에칭액을 사용하여 양극산화막(42, 43)을 제거한다. 이 때, 양극산화막(42, 43
) 바로 아래에 있는 활성 영역은 이온이 주입되어 있지 않기 때문에 실질적으로 진성이다. 양극산화막(42, 43)의 제거
후, 도 13A에 도시된 바와 같이, PTFT가 형성될 우측 영역을 덮도록 포토레지스트마스크(50)를 선택적으로 형성한
다. 도 13A의 구조의 좌측 영역은 도시된 바와 같이 노출된 채 유지된다.
그 다음, 도 13B에 도시된 바와 같이, 도 12E의 공정에서의 도즈량에 비하여 상대적으로 낮은 도즈량, 즉, 1 ×10 13
∼5 ×10 14 cm -2, 바람직하게는, 3 ×10 13 ∼1 ×10 14 cm -2의 도즈량으로 N형 불순물을 도핑한다. 그러한 불
순물 도핑의 결과로, 양극산화막(42) 아래에 위치하였던 모노도메인 활성층(33)의 선택된 영역에 저농도 불순물 영역
(52, 54)이 형성된다. 도시된 바와 같이, 이들 영역(52, 54)은 게이트 전극(1)에 대하여 자기정합된다. 고농도 불순물
영역(51, 55)도 활성층(33)의 외측 위치에 형성되고, 고농도 불순물 영역(51)은 저농도 불순물 영역(52)과 접촉하고,
고농도 불순물 영역(55)은 저농도 불순물 영역(54)과 접촉하여 있다. 외측의 이들 고농도 불순물 영역(51, 55)은 각각
NTFT의 소스와 드레인으로 작용한다. 내측의 저농도 불순물 영역(52, 54)은 게이트 전극(1)에 대하여 자기정합된
실질적으로 진성의 채널 형성 영역(53)의 양 단부에 위치한다. 채널 형성 영역(53)과 고농도 불순물 영역(드레인)(55)
사이에 위치한 영역(54)은 소위 '저농도 도핑 드레인(LDD)' 영역으로 작용한다.
도 13(B)에서, 채널 형성 영역(53)과 저농도 불순물 영역(52, 54) 사이에는, 게이트 전극(1)의 표면을 덮는 얇은 양극
산화막(44)의 존재가 불순물 도핑 중에 그곳에의 이온 주입을 방지하기 때문에, 도핑되지 않은 영역(도시되지 않음)
이 존재한다는 것을 알 수 있다. 그러한 도핑되지 않은 영역은 양극산화막(44)의 두께와 동일한 폭을 가지고, 본 발명
이 속하는 분야에서 일반적으로 '오프셋 게이트' 영역으로 불린다. 이 오프셋 게이트 영역은 불순물이 도핑되어 있지
않은 실질적으로 진성이지만, 게이트 전압이 인가되지 않기 때문에 채널을 형성하지 않고, 내부 전계 강도를 완화시켜
열화를 억제하는 저항 성분으로서 작용한다. 오프셋 폭이 짧은 경우, 오프셋 게이트 영역이 그러한 기능을 나타내지
않는다. 어느 정도의 폭이면 유효하게 기능하는지의 명확한 경계는 없다.
NTFT의 형성 후, 도 13C에 도시된 바와 같이, 레지스트 마스크(50)를 제거하고, 좌측의 NTFT를 덮도록 레지스트
마스크(56)를 형성한다. 이 레지스트 마스크(56)를 이용하여, 도 13C의 구조물에 붕소(B)와 같은 P형 불순물을 도핑
한 다. 도즈량은 2 ×10 14 ∼1 ×10 16cm -2, 바람직하게는 1∼2 ×10 15cm -2이지만, 도 12E의 공정에서의 도
즈량과 동일할 수도 있다. 그리하여, 모노도메인 활성층(34)의 양측에, 도핑된 영역(57, 61)이 형성된다. 이들 영역은
N형 불순물과 P형 불순물 모두를 함유할 수 있으나, 실질적으로는, 칩 도선에 접속될 패드 전극과의 전기적 접속을
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위한 콘택트 패드로서 기능한다. 즉, 좌측의 NTFT와 달리, PTFT는 영역(57, 61)을 소스 및 드레인 영역과 기능적으
로 구별한다. 이 점에서, PTFT의 소스 및 드레인은 해당 게이트 전극(2)에 대하여 자기정합된 다른 도핑된 영역(58,
60)으로 각각 이루어진다. 이들 영역(58, 60)은 실질적으로 진성인 영역에 B 이온만을 주입함으로써 형성된다. 이러
한 이유로, 다른 이온이 혼재(混在)하지 않으므로, 불순물 농도의 제어가 용이하게 되며, 이로써, 이온 주입으로 인하
여 발생하는 결정 불균일을 감소시키면서 결정 격자 정합성이 우수한 PI 접합을 달성할 수 있다. 요구되는 경우, 게이
트(2)의 표면을 덮는 양극산화막(45)을 이용하여 오프셋 게이트 영역을 형성할 수 있으나, 본 발명자들의 경험에 의
하면 PTFT가 NTFT에 비하여 거의 열화(劣化)하지 않기 때문에, 그러한 오프셋 게이트 영역을 특별히 마련할 필요
는 없다.
이렇게 하여, 도 13C에 도시된 바와 같이, 소스 및 드레인 영역(58, 60)이 PTFT의 모노도메인 활성층(34)에 형성된
다. 소스 영역(58)과 드레인 영역(60) 사이에 있는 중간의 도핑되지 않은 영역(59)이 채널 형성 영역을 형성한다. 활
성층(34)의 양 측부에 있는 도핑된 영역(57, 61)은 소스 영역(58)에 전류를 공급하거나 또 는 드레인 영역(60)으로부
터 전류를 이끌어 내기 위한 콘택트 패드로서 작용한다.
그 다음, 레지스트 마스크(56)를 제거한 후, 도 13D에 도시된 바와 같이, 도 핑된 불순물의 활성화와 도핑된 영역의
어닐을 위해 레이저광 조사(照射)를 행한다. 레이저광 조사는 NTFT의 소스 및 드레인 영역(51, 55)과 PTFT의 소스
및 드레인(58, 60) 사이의 결정성 차이가 그다지 크지 않은 상태에서 행해질 수 있다. 이들 사이의 결정성 차이가 그
다지 크지 않은 것은 도 13C의 공정에서의 이온 주입중에 소스 및 드레인 영역(58, 60)이 큰 손상을 받지 않기 때문
이다. 따라서, 레이저 어닐이 양 TFT의 도핑된 소스 및 드레인 영역의 손상을 치유하여, P채널형 및 N채널형 TFT가
서로 유사하거나 동일한 트랜지스터 특성을 가지게 한다.
그 다음, 도 14A에 도시된 바와 같이, 플라즈마 CVD법 또는 열 CVD법에 의해 도 13D의 구조물의 전체 표면에 층간
절연막(62)을 400 nm의 두께로 성막한다. 이 층간절연막막(62)은 산화규소, 산화질화규소, 질화규소 및 이들의 다층
조합물로 만들어질 수도 있다.
최종적으로, 도 14B에 도시된 바와 같이, 층간절연막(62)에 콘택트 홀로서 여러 개의 개구부를 형성한 다음, 패터닝
된 도전성 막(63∼66)을 선택적으로 형성하여 콘택트 홀을 채움으로써, P채널형 및 N채널형 TFT의 소스 및 드레인
전극으로서 작용하게 한다. 칩 도선 패턴도 형성하여, 절연된 게이트 전극(1, 2)들 사이의 상호 접속을 허용하면서 NF
TF의 드레인 전극(64)이 PTFT의 드레인 전극(66)에 전기적으로 접속되게 한다. 그리하여, CMOSTFT 구조가 얻어
지고, 이 구조는 액티브 매트릭스형 LCD, 액티브 매트릭스형 전계발광(EL) 장치 등을 포함한 고속/고정밀 표 시 패널
에 적용될 수 있다.
상기 예시적인 TFT 제조방법의 한가지 중요한 점은 도 12E, 도 13B 및 도 13C의 공정에서 모노도메인 활성층(33,
34)의 표면이 나중에 패터닝 후에 게이트 절연막으로 작용할 산화규소막(35)에 의해 완전히 덮여 있다는 것이다. 산
화규소막(35)으로 덮인 활성층(33, 34)에 이온 도핑을 행하는 것은 활성층의 표면의 거칠어짐이나 오염의 발생 위험
을 감소시키도록 유리하게 작용할 수 있다. 이것은 TFT의 제조수율 및 신뢰성을 증가시키는데 크게 기여한다.
[실시예 8]
도 2C에 도시된 바와 같은 모노도메인 결정성 규소막(111)은 실리콘 웨이퍼와 같은 반도체 기판 상에 형성될 수도 있
다. 이 경우, 그 기판의 상면에 추가로 절연막을 성막할 필요가 있다. 이 목적을 위해, 통상, 열 산화막이 이용될 수 있
다. 이를 위한 열처리는 전형적으로는 700∼1300℃의 온도에서 소정 시간동안 행해지고, 그 시간은 목표 두께의 변
경에 따라 변경될 수 있다. 이 열 산화 공정은 O 2 , O 2 -H 2 O, H 2 O, O 2 -H 2 를 연소시키는 선택된 분위기에
서 행해진다. 최근의 반도체 기술의 진보로, 상기 산화는 HCl, Cl 2 등과 같은 선택된 할로겐 원소를 함유하는 분위기
에서도 행해질 수 있다. 실리콘 웨이퍼는 그 위에 여러 종류의 반도체 소자를 형성할 수 있는 광범위한 능력 때문에
최근의 반도체 미소제조 기술에 있어서 핵심이다. 그러한 반도체 웨이퍼 상에 모노도메인 규소막을 형성하는 것을 현
재 이용가능한 실리콘 웨이퍼 제조기술과 조합시켜 본 발명의 응용 범위를 더 확대시킬 수 있 다.
[실시예 9]
도 15A 및 도 15B에는, 본 발명의 또 다른 실시예에 따른 모노도메인 결정성 규소막을 형성하는 방법이 도시되어 있
고, 이 방법은 실리콘 웨이퍼 상에 형성된 집적회로(IC) 위에 그러한 막이 배치된 TFT 구조물을 형성하는 것으로 되
어 있다.
도 15A에는, 공지의 미소제조(microfabrication) 기술을 사용하여 실리콘 웨이퍼 상에 제조된 MOSFET IC 장치가
도시되어 있다. 이 IC는 실리콘 기판(71)을 가지고 있고, 이 기판의 상면에는, 전형적으로는 열 산화막으로 형성되는
소자 분리 절연층(72, 73)과 함께 MOSFET가 형성되어 있다. MOSFET는 기판(71)의 표면에 소스 영역(74) 및 드레
인 영역(75)을 가지고 있다. 이들 영역은 기판(71)에 선택된 도전형의 불순물을 도핑하는 불순물 주입 공정과 그것에
이어지는 확산 공정을 통해 형성될 수 있다. 잘 알려진 바와 같이, 기판(71)이 P 도전형인 경우, 인(P)과 같은 N형 불
순물이 주입을 위해 선택되고, 기판(71)이 N형인 경우에는, 붕소(B)와 같은 P형 불순물이 도핑된다. MOSFET는 기
판 표면에서 소스 영역(74)과 드레인 영역(75) 사이에 획정된 채널 형성 영역(76)과, 이 채널 형성 영역(76) 위에 배
치되는 절연된 게이트 전극(77)도 가지고 있다. 게이트 전극(77)은 다결정 규소로 만들어질 수 있다. 게이트 전극(77)
은 기판(71)과 이 게이트 전극 사이에 끼워진 게이트 절연막에 의해 기판(71)으로부터 전기적으로 절연되어 있다. 이
게이트 절연막은 소스 영역(74) 및 드레인 영역(75)을 형성하기 위한 이온 주입 후의 확산공정 중에 두께가 제어되어
형성된 열 산화막의 잔류 부분일 수 있다. 게이트 전극(77)은 소스 전극(79), 드레인 전극(80) 또는 기판(71)상의 다
른 인접한 구성요소들로부터의 전기적 절연을 위해 산화규소막(78)에 의해 덮여 있다.
그 다음, 도 15B에 도시된 바와 같이, 도 15A의 MOSFET-IC 구조물 상에 층간절연막(81)을 성막한다. 이 층간절연
막(81)은 산화규소, 질화규소 등으로 만들어질 수 있다. 선택된 위치에서 층간절연막(81)에 콘택트 홀을 형성한 다음,
칩 도선(82)으로서, 패터닝된 도전성 배선층을 형성하여, 드레인 전극(80)을 IC의 요구되는 부분(들)에 전기적으로
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접속한다.
그 다음, 도 15B의 구조물에 대하여, 공지의 화학적/기계적 연마(CMP) 기술을 사용한 표면 연마 공정을 행하여, 도 1
5C에 도시된 바와 같이 노출 표면이 평탄화된 IC 구조물을 얻는다. 도시된 바와 같이, 그러한 표면 연마 처리로 인하
여, 얻어진 층간절연막(83)은 칩 도선(82)의 바람직하지 않은 돌출부가 제거된 평탄하고 매끄러운 상면(84)을 가진다
. 도 15C에서, 부호 85는 돌출부가 제거된 도선을 나타내고, 그 위에, 드레인 전극(80)과의 접속을 위해 칩 도선(86)
이 형성된다. 소스 전극(79), 드레인 전극(80) 및 칩 도선(86)은 1100℃까지의 열에 견딜 수 있는 주의 깊게 선택된
내열성 재료로 만들어질 필요가 있다. 이것은 후의 모노도메인 결정성 활성층 형성 공정 중의 열의 인가를 고려한 것
이다.
그 다음, 도 15D에 도시된 바와 같이, 도 15C의 구조물의 전체 표면에 층간절연막(87)을 성막한다. 이 층간절연막(87
)상에, TFT의 활성층으로서 작용하는 모노도메인 결정성 규소막을 형성한다. 그러한 활성층의 형성은 도 1A∼도 2C
에 나타낸 것과 원칙적으로 유사하다. 더 상세하게는, 층간절연막(87)상에, 패터닝된 모노 도메인 결정성 규소 활성층
(88)을 형성하고, 층간절연막(87)과 활성층(88)을 덮도록 게이트 절연막(89)을 형성한 다음, 활성층(88)의 채널 영역
위에 배치되는 게이트 전극(90)을 형성한다. 그 다음, 선택된 도전형의 선택된 불순물을 활성층(88)에 주입한다.
불순물의 주입 후에, 게이트 전극(90)의 양 측벽에 절연물(91)을 선택적으로 형성한다. 그러한 측벽 절연물(91)의 형
성은, 게이트 전극(90)보다 두께가 더 두껍고 그 게이트 전극의 전체 표면을 덮는 산화규소막(도시되지 않음)을 형성
하고, 이방성 건식 에칭을 행하여 그러한 절연막의 선택된 부분을 제거함으로써 도시된 바와 같이 게이트 전극(90)의
양 측벽에만 절연물이 잔존하게 하는 공정으로 이루어진다.
이 상태에서, 불순물의 추가적인 주입을 행하여, 고농도로 도핑된 소스 및 드레인 영역을 활성층(88)에 형성하고, 측
벽 절연물(91)에 의해 가려진 부분은 저농도로 도핑된 영역으로 남아 있게 한다. 그 다음, 가열처리 및/또는 레이저광
조사를 이용하여 불순물의 활성화를 행한다. 그 후, 산화규소 또는 질화규소로 만들어질 수 있는 절연막을 층간절연
막(92)으로서 성막한 다음, 이 층간절연막에 에칭 공정에 의해 콘택트 홀을 형성한다. 최종적으로, 소스 전극(93) 및
드레인 전극(94)을 형성하여, 콘택트 홀을 통한 활성층(88)의 소스 및 드레인의 전기적 접속을 행한다.
도 15A∼도 15D에 도시된 실시예의 중요한 이점은, 현재 이용 가능한 IC 장치 상에 다층 또는 '3차원'(3D) 구조의 T
FT를 제조할 수 있다는 것이다. 특히, 도 15D의 3D MOS-IC/TFT 구조에서, 상부의 TFT는 실리콘 웨이퍼 또는 기
판(71)과 같은 단결정성 기판 상에 제조된 하부의 표준 MOSIC의 것에 필적하는 속도 및 신뢰성을 가질 수 있다. 이것
은 IC 장치의 고유의 성능을 감소시키지 않고 IC 장치에 증가된 집적도 또는 실장 밀도를 제공하도록 유리하게 작용
한다.
[실시예 10]
본 발명을 응용하여 제작한 TFT를 이용한 다이나믹 랜덤 액세스 메모리(DRAM) 장치가 도 16A 및 도 16B에 도시되
어 있다. DRAM은 1 커패시터와 1 트랜지스터로 이루어진 메모리 셀들의 배열을 포함하며, 이 메모리 셀들 중 하나가
도 16A에 도시되어 있다. 도시된 바와 같이, 메모리 셀은, 평행한 워드(word)선(1601)들 중 대응하는 워드선에 접속
된 게이트와, 대응하는 비트(bit)선(1602)에 접속된 소스, 및 드레인을 가지는 데이터 전송 트랜지스터(1603)를 포함
한다. 이 트랜지스터(1603)는 활성층이 전술한 바와 같은 모노도메인 결정성 규소막으로 만들어진 TFT이다. 이 메모
리 셀은 또한, 하나의 전극이 TFT(1603)의 드레인에 접속되고 나머지 전극이 접지와 같은 고정 전위에 접속되는 데
이터 저장 커패시터(1604)도 포함한다. 도 16A의 DRAM 셀에서, 워드선(1601)에 선택된 전위의 전압신호를 인가한
때, 이 전위가 게이트에 인가되어 TFT(1603)가 도전(導電) 상태로 된다. 이것에 의해, 데이터 신호가 비트선(1602)
으로부터 TFT(1603)를 통하여 커패시터(1604)로 전송되어, 대응하는 전하 캐리어가 데이터 기입을 위해 그 커패시
터에 축적된다. 판독 동작 중에, 그 저장된 캐리어가 TFT를 통해 비트선(1602)으로 전송된다.
도 16B는 도 16A의 DRAM 셀의 단면도를 나타낸다. 도시된 바와 같이, 석영 기판 또는 실리콘 기판(1605)의 상면에
하지막(下地膜)으로서 산화규소막(1606)이 형성되어 있다. 실리콘 기판을 사용하는 경우, 소위 SOI(절연물 상 반도
체) 구조를 구성할 수 있다. 그 하지막은 열 산화막으로 이루어질 수도 있다. 본 발명의 원리에 따라 모노도메인 결정
성 규소 활성층(1607)을 가지는 TFT가 산화규소막(1606)상에 형성된다.
도 16B로부터 명백한 바와 같이, 활성층(1607)은 게이트 절연막(1608)으로 덮여 있고, 이 게이트 절연막 위에 게이
트 전극(1609)이 형성되어 있다. 그리고, 게이트 전극(1609)을 덮도록 게이트 절연막(1608)상에 층간절연막(1610)
이 형성되어 있다. 층간절연막(1610)은 콘택트 홀을 가지며, 이 콘택트 홀을 통하여 소스 전극(1611)이 앞의 실시예
들과 유사한 방식으로 활성층(1607)의 소스 영역에 전기적으로 접속되어 있다. 소스 전극(1611)은 도 16A의 대응하
는 비트선(1602)에도 접속되어 있다. 또한, 도 16A의 데이터 저장 커패시터(1604)의 한 전극으로서의 도전층(1612)
이 층간절연막(1610)상에 형성되어 있고, 이 도전층은 활성층 내의 TFT의 드레인 영역과 그 도전층 사이에 소정의
용량(capacitance)을 형성한다. 소스 전극(1611), 커패시터 전극(1612) 및 비트선(1602)은 한꺼번에 형성된다. 셀의
전체 상면이 보호층으로서 절연층(1613)에 의해 덮여 있다.
도 16A 및 도 16B에 도시된 실시예의 중요한 특징은 누설 전류가 억제될 수 있다는 것이다. 이것은, TFT(1603)를
이용하여 저비용/고집적도의 1 커패시터/1 트랜지스터 DRAM 셀에 SOI 구조를 형성함으로써 접합 면적을 최소화하
여 데이터 저장 신뢰성을 높일 수 있기 때문이라고 말할 수 있다.
다른 이점은, SOI-DRAM 셀 구조가 신뢰성 및 성능의 저하 없이 저장 용량을 작게 할 수 있기 때문에 저 전압에서의
동작을 가능하게 할 수 있다는 것이다.
[실시예 11]
본 발명을 응용하여 제작한 TFT를 이용한 스태틱 랜덤 액세스 메모리(SRAM)장치가 도 17A 및 도 17B에 도시되어
있다. SRAM은, 쌍안정 플립-플롭(F/F) 회로를 각각 가지는 NMOS 또는 CMOS 메모리 셀들의 배열을 포함한다. SR
AM은 전력 공급이 계속되는 한 F/F 회로가 온(on)으로 되는가 오프(off)로 되는가에 따라 논리 '0' 또는 '1'의 2진 1
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비트 데이터를 기억한다. 도 17A에 도시된 바와 같이, 이 셀은 워드선(1701)과 한 쌍의 비트선(1702) 사이의 교차점
에 있고, 한 쌍의 교차 결합된 드라이버 트랜지스터(1704)와 고저항 부하 소자(1703)로 구성되는 F/F 회로를 포함한
다. 한 쌍의 부하 소자(1703)와 트랜지스터(1704)는 공통 노드(node)에서, 게이트가 워드선(1701)에 접속된 액세스
트랜지스터(1705)를 통하여 하나의 비트선(1702)에 접속되어 있고, 다른 한 쌍의 부하 소자와 트랜지스터는 유사한
액세스 트랜지스터(1705)를 통하여 다른 비트선(1702)에 접속되어 있다.
SRAM에 사용하기 위한 TFT의 단면도가 도 17B에 도시되어 있다. 기판(1706)은 석영 또는 실리콘으로 만들어질 수
있다. 기판(1706)상에 하지막으로서 산화규소막(1707)이 형성되어 있고, 이 산화규소막 위에 TFT의 모노도메인 결
정성 규소 활성층(1708)이 형성되어 있다. 활성층(1708)은 게이트 절연막(1709)에 의해 덮여 있고, 이 게이트 절연
막 위에 패터닝된 게이트 전극(1710)이 형성되어 있다. 위에 성막된 층간절연막(1711)이 콘택트 홀을 가지고 있고,
이 콘택트 홀을 통하여 소스 전극(1712) 및 드레인 전극(1713)이 전술한 바와 같은 방식으로 활성층(1708) 내의 소
스 영역 및 드레인 영역에 전기적으로 접속되어 있다. 소스 전극(1712) 및 드레인 전극(1713)은 비트선(1702)과 함
께 형성된다. 층간절연막(1714) 및 다결정 규소막(1715)이 순서대로 적층되어 있다. 다결정 규소막(1715)은 도 17A
의 고저항 부하 소자(1703)로서 작용한다. 다층 구조물 전체가 선택된 절연재료로 된 보호막(1716)에 의해 덮여 있다
. 그러한 구조로, SRAM 셀은 SOI 기판 구조물 상에 형성된 모노도메인 활성층(1708)을 가지는 TFT의 사용으로 인
하여 최대화된 신뢰성 및 장착성을 가지고 고속 동작을 나타낼 수 있다.
[실시예 12]
본 실시예는, 도 4E(실시예 2)에 나타낸 반도체장치와 도 14B(실시예 7)의 CMOS 구조를 조합하여, 단일 칩 기판 상
에 종횡 배열의 액티브 매트릭스 TFT 화소와 드라이버 회로가 잡적화된 액티브 매트릭스형 액정 표시장치를 제작하
는 예를 나타낸다. 더 상세하게는, 화소 영역은 개개의 화소에 대하여 적어도 하나의 TFT를 이용한다. 드라이버 회로
는 TFT 화소 영역을 둘러싸도록 기판 표면의 주변에 배치되어 있다. 단결정 MOSFET에 필적하는 성능을 가지는 도
4E의 TFT가 화소 TFT로서 이용되고, 도 14B의 CMOSTFT가 드라이버 TFT로서 이용된다.
이러한 액티브 매트릭스형 액정 표시장치의 중요한 이점은 화소 트랜지스터에서의 오프 전류가 감소 또는 최소화될
수 있다는 것이다. 그 이유는 다음과 같다. 즉, TFT 활성층이 전술한 바와 같은 모노도메인 결정성 규소막으로 이루
어져 있어, 오프 전류가 우선적으로 흐르게 하는 전류 통로를 생성하도록 작용하는 결정 입계가 더 이상 존재하지 않
기 때문이다. 이것은 개개의 화소 전극에서의 신호 전하의 보유성을 증가시킨다.
본 실시예의 다른 이점은, CMOSTFT 드라이버 회로가 도 14B의 CMOSTFT를 사용함으로써 성능을 높일 뿐만 아니
라 PMOSTFT와 NMOSTFT 사이의 트랜지스터 특성의 균일성을 높일 수 있다는 것이다.
[실시예 13]
도 4A∼도 4E에 도시된 제조방법은 하기와 같이 게이트 절연막의 형성에서 변경될 수도 있다. 도 2C의 모노도메인
결정성 규소막의 형성 후에, 모노도메인 영역만을 선택적으로 사용하여 TFT 활성층을 형성한다. 규소를 주성분으로
하는 얇은 절연막(여기서는, 산화규소막)을 CVD법 또는 PVD법과 같은 기상법으로 활성층상에 20∼150 nm, 바람직
하게는 80 nm의 두께로 성막한다. 그러한 산화규소막의 두께는 최종적으로 요구되는 내압(耐壓) 특성을 고려하여 적
절히 정해질 수 있다. 그 막을 형성하는 산화규소는 산화질화규소, 질화규소 등을 포함한 다른 동등한 재료로 대체될
수도 있다.
산화규소막의 완성 후, 얻어진 구조물에 대하여 할로겐 원소를 함유하는 분위기에서 가열처리를 행한다. 이후, 이 가
열처리를 '제3 가열처리'라 칭한다. 제3 가열처리의 조건은 도 1A∼도 2C의 실시예에서 행해지는 제2 가열처리와 유
사하다.
제3 가열처리 중에, 활성층 내에 잔존하는 니켈과 같은 금속원소의 함량이 감소되어, 모노도메인 영역의 결정성을 향
상시킨다. 이러한 공정 중에, 열산화 반 응이 활성층과 산화규소막 사이의 계면에서 진행하여 두께 20 nm의 열산화막
을 형성한다. 이 경우, 활성층의 최종 두께를 20∼30 nm의 범위 내, 바람직하게는 25 nm로 하는 것이 바람직하다. 이
것은 오프 전류를 감소 또는 최소화시키도록 유리하게 작용할 수 있다.
제3 가열처리의 완료 후에, 얻어진 구조물에 대하여 질화물 가스 분위기에서 950℃로 1시간 추가 가열처리를 행하여,
열산화막 및 산화규소막의 있을 수 있는 열 손상을 치유함으로써 막질을 개선시킨다. 또한, 할로겐을 함유하는 분위
기에서의 가열처리의 결과로, 할로겐이 활성층과 게이트 절연막 사이의 계면 부근에 고농도로 존재할 수 있다. SIMS
분석에 의하면, 할로겐의 농도는 1 ×10 19 ∼1 ×10 20원자/cm 3 의 범위에 있는 것이 밝혀졌다. 활성층과 산화규
소막 사이의 계면에 형성된 열산화막은 산화규소막과 함께 게이트 절연막을 구성하는데 사용된다. 열산화막의 형성
중에 결함 준위 및 격자간 실리콘 원자가 감소되어, 활성층과 게이트 절연막사이의 계면 상태를 개선시킨다. 도 1A∼
도 2C의 실시예와 관련하여 설명된 바와 같이, 활성층은 그의 상면의 평탄도를 최대화시키고, 따라서, 열 산화 반응이
균일하게 진행하여 게이트 절연막의 두께를 균일하게 한다. 이것은 게이트 절연막의 내압 특성을 향상시키면서 계면
상태를 개선시킨다.
본 실시예의 장점은 활성층과 게이트 절연막 사이의 계면 상태를 양호하게 하면서 활성층 내의 Ni과 같은 금속원소의
함량을 감소시킬 수 있다는데 있다. 이것은 전기적 특성과 신뢰성이 향상된 반도체 장치를 제공할 수 있게 한다. 임의
적 으로는, 도 1A∼도 2C에 도시된 실시예의 제2 가열처리와 본 실시예의 제3 가열처리를 동시에 행할 수도 있다. 이
를 위해서는, 제1 가열처리를 행하기 전의 도 1F의 결정성 규소막(109)을 패터닝하여 활성층을 형성하고, 이 활성층
에 본 실시예의 공정을 행한다.
[실시예 14]
도 4E에 도시된 반도체 장치와 도 14B의 CMOS 구조의 조합을 이용한 액티브 매트릭스형 액정 표시장치의 한가지
변형례는 다음과 같다. 본 실시예는 실시예 2의 변형례로서, 활성층과 게이트 절연막 사이의 계면 상태를 개선시키는
것에 목적을 두고 있다. 도 2C의 모노도메인 결정성 규소막(111)의 형성 후, 모노도메인 영역만을 선택적으로 사용하
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여 TFT 활성층을 형성한다. 활성층상에 CVD법 또는 PVD법과 같은 기상법으로 산화규소막을 20∼150 nm의 소정
두께로 성막한다.
산화규소막의 완성 후, 얻어진 구조물을 500∼700℃(바람직하게는 640∼650℃)의 온도로 가열한다. 이 온도 범위는
의도하는 열산화를 위한 하한 온도에 가깝도록 결정된다. 이 가열처리는 산소 또는 할로겐만을 함유하는 분위기에서
행해질 수 있다. 또는, 수증기를 함유하는 습한 분위기가 사용될 수도 있다. 가열처리를 0.5∼2 시간 행하여 열산화막
을 목표 두께, 예를 들어, 수 나노미터, 전형적으로는 1∼9 nm의 두께로 형성한다. 이러한 열산화물의 성장은 그의 두
께가 상기와 동일하게 될 때 완료된다.
이 방식의 장점은, 극성 계면 또는 그 부근에서의 잔류 고정 전하 또는 결함준위를 감소 또는 제거함으로써 활성층과
게이트 절연막 사이에 양호한 계면 상태 가 얻어질 수 있다는데 있다. 그러한 결함의 감소 또는 부재는 활성층의 상면
부의 제한된 얕은 영역(깊이 또는 두께가 1∼3 nm인 영역)만을 열 산화시킴으로써 얻어진다. 즉, 본 실시예에서는, 두
께가 제한된 매우 얇은 열산화막을 형성함으로써 우수한 계면 상태가 달성될 수 있다. 여기서, 산화는 활성층을 1∼3
nm만큼 얇게 하면서 그 활성층상에 2∼6 nm 두께의 새로운 열산화막을 형성하는 것을 뜻한다. 그러한 양호한 계면을
얻을 수 있다는 것에 대한 한가지 설명은, 바람직하지 않은 잔류 고정 전하 및/또는 결정 결점의 존재가 계면을 중심
으로 하여 활성층과 게이트 절연막에 걸쳐 1∼3 nm의 좁은 영역 내에 있는 활성층의 상기한 얕은 표면 영역에만 집
중하는 경향이 있다는 것이다. 따라서, 상기 얕은 표면 영역을 제거하거나 열산화물로 대체함으로써, 그러한 결함의
내포를 거의 완전하게 회피하는 것이 가능하게 된다.
이 방식의 다른 장점은, 여기서 사용되는 열산화 공정이 비교적 낮은 온도에서 행해질 수 있어, 이에 사용되는 장치의
부담을 감소시킬 수 있다는 점 때문에 반도체 장치의 제조 효율, 즉, 처리량(throughput)이 향상될 수 있다는데 있다.
[실시예 15]
TFT의 게이트 전극으로서 다결정 규소(폴리실리콘)막을 사용하는 본 실시예에 따른 TFT 제작공정이 도 19A∼도 1
9D에 도시되어 있다.
도 19A에서, 유리로 만들어질 수 있는 절연 기판(1901)을 준비한다. 이 유리 기판(1901)의 표면에, 하지막(1902), 패
터닝된 모노도메인 결정성 활성층(1903), 게이트 절연막(1904) 및 패터닝된 게이트 전극(1905)이 차례로 형성된다.
활성층(1903)은 도 1A∼도 2C와 관련하여 앞에서 설명된 바와 같은 공정을 사용하여 형성되고, 게이트 전극(1905)
은 폴리실리콘으로 만들어진다.
도 19A의 구조물에 이온 주입법에 의해 불순물을 도핑하여, 도 19B에 도시된 바와 같이 게이트 전극(1905)에 대하여
자기정합적으로 활성층(1903)에 서로 떨어져 있는 도핑된 영역(1906, 1907)을 형성한다. 그 다음, 그 위에 감압 CV
D법, 플라즈마 CVD법 또는 스퍼터링법에 의해 질화규소막(1908)을 0.5∼1 ㎛의 두께로 성막한다. 이 질화규소막(19
08)은 산화규소막일 수도 있다.
그 다음, 도 19B의 구조물에 대하여 에치 백(etch-back) 공정을 행하여, 질화규소막(1908)을 선택적으로 에칭함으
로써 그의 일부만이 도 19C에 도시된 바와 같이 게이트 전극(1905)의 양 측벽 상에 잔존하게 한다. 이들 측벽 절연물
이 부호 1909로 나타내어져 있다. 에칭 중에, 게이트 절연막(1904)도 에칭되어, 게이트 전극(1905)과 측벽 절연물(1
909)로 이루어진 마스크 아래에 있는 부분 이외의 절연막이 제거된다.
그 다음, 도 19C의 구조물에 대하여 이온 주입법에 의해 선택된 불순물을 재차 도핑한다. 여기서의 도즈량은 앞의 불
순물 이온 주입 공정에서의 것보다 높게 한다. 이 두번째 이온 주입 중에, 측벽 절연물(1909) 바로 아래의 영역(1910,
1911)은 이곳에 불순물이 주입되지 않기 때문에 불순물 농도가 변하지 않은 채 유지된다. 활성층(1903)의 나머지 노
출된 영역(1912, 1913)에는 불순물 이온이 추가로 도핑되어, 그 영역 내의 도핑된 불순물의 농도가 증가된다. 첫번째
및 두번째 이온 주입 공정을 통해, 활성층(1903)은 고농도로 도핑된 소스 및 드레인 영역(1912, 1913)과, 측벽 절연
물(1909) 바로 아래의 저농도로 도핑된 LDD 영역(1910, 1911)을 가지게 된다. 활성층(1903)은 게이트 전극(1905)
바로 아래에 있는 도핑되지 않은 중간 영역(1914)도 가지며, 이 중간 영역(1914)은 완성된 TFT에서 채널 형성 영역
으로 기능한다.
도 19C의 구조물상에 30 nm 두께의 티탄막(도시되지 않음)을 형성하여, 규소막과 화학적으로 반응하게 한다. 티탄막
을 제거한 후, 얻어진 구조물을 램프 어닐법에 의해 가열하여, 도 19D에 도시된 바와 같이 소스 영역(1912), 드레인
영역(1913) 및 게이트 전극(1905)의 노출된 표면 지역에 티탄-실리사이드 막(1915∼1917)을 형성한다. 티탄막은
탄탈막, 텅스텐막 및 몰리브덴막 중 어느 하나로 대체될 수도 있다. 그 다음, 층간절연막로서 산화규소막(1918)을 50
0 nm의 두께로 성막한 다음, 소스 영역(1912), 드레인 영역(1913) 및 게이트 전극(1915)의 전기적 접속을 위한 여러
종류의 적절히 패터닝된 칩 도선(1919-1921)을 형성하여, 도 19D에 도시된 TFT 구조를 완성한다.
본 실시예의 장점은, TFT와 칩 도선 사이의 전기적 접속이 티탄-실리사이드막(1915∼1917)을 통해 이루어지기 때
문에 TFT에서 양호한 옴 접촉(ohmic contact)이 얻어질 수 있다는데 있다.
[실시예 16]
본 발명에 따라 제작된 상기한 TFT들 중 어느 것이라도, 액티브 매트릭스형 LCD, EL 또는 EC 장치와 같은 전기광학
장치; DRAM, SRAM, VRAM, SDRAM, ROM, PROM, EEPROM, 플래시 EEPROM, NAND/NOR EEPROM 등과 같
은 메모리 장치; 및 TV 카 메라, 헤드 장착형 표시장치, 자동차 내비게이션 시스템, 프런트(front)형 또는 리어(rear)
형 프로젝터, 가정용 비디오 카메라, 퍼스널 컴퓨터 등과 같은 진보된 전자 장치 또는 시스템에 이용되는 다른 균등물
을 포함한 다양한 중류의 반도체 장치에 적용될 수 있다.
도 20A는 모바일 컴퓨터를 나타낸다. 이 컴퓨터는 일반적으로 본체(2001), 튜너부(2002), 표시장치(2003), 조작 스
위치(2004) 및 표시장치(2005)로 구성되어 있다. 본 발명의 TFT는 표시장치(2005) 및 본체에 조립되는 IC들에 적용
될 수 있다.
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도 20B에 헤드 장착형 표시장치가 도시되어 있다. 이 장치는 일반적으로 본체(2101), 표시장치(2102) 및 밴드부(210
3)로 구성되어 있다. 표시장치(2102)는 한 쌍의 비교적 소형의 디스플레이 패널을 포함하고 있다.
도 20C에 자동차 내비게이션 장치가 도시되어 있다. 이 장치는 본체(2201), 표시장치(2202), 조작 스위치(2203) 및
안테나(2204)를 포함한다. 본 발명의 반도체 장치는 표시장치(2201) 및 내장 전자장치에 사용되는 IC로서 적용될 수
있다. 표시장치(2202)는 거리 지도 화상을 시각적으로 나타내기 위한 모니터로서 작용하기 때문에, 해상도의 허용 범
위가 비교적 넓을 수 있다.
도 20D에 휴대 전화기가 도시되어 있다. 이 휴대 전화기는 본체(2301), 음성 출력부(2302), 음성 입력부(2303), 표시
장치(2304), 조작 스위치(2305) 및 안테나(2306)를 포함한다. 본 발명의 반도체 장치는 표시장치(2304) 및 내장 전
자장치에 사용되는 IC로서 적용될 수 있다.
도 20E에 비디오 카메라가 도시되어 있다. 이 비디오 카메라는 본체(2401), 표시장치(2402), 음성 입력부(2403), 조
작 스위치(2404), 배터리 팩(2405) 및 수상부(2406)를 포함한다. 본 발명의 반도체 장치는 표시장치(2402) 및 내장
전자 장치에 사용되는 IC로서 적용될 수 있다.
도 20F에 프런트형 프로젝터가 도시되어 있다. 이 장치는 본체(2501), 광원(2502), 반사형 표시장치(2503), 광학계(
2504)(공지의 빔 스플리터, 광 편광기 등을 포함한다) 및 스크린(2505)으로 구성될 수 있다. 스크린(2505)은 회의 및
학술모임에서 프레젠테이션에 사용하기에 적합한 대형 스크린이다. 따라서, 표시장치(2503)는 해상도가 높을 필요가
있다.
본 발명의 반도체 장치는 위에 설명된 것 이외에, 리어형 프로젝터, 휴대형 정보 단말기와 같은 휴대형 전자 지능 기
기를 포함한 어떠한 종류의 전기광학 모듈 또는 장치에도 적용 가능하다. 상기 설명으로부터 명백한 바와 같이, 본 발
명은 현재 이용 가능한 거의 모든 전자 디스플레이 시스템을 망라하여 응용 범위가 매우 넓다.
발명의 효과
상기한 바와 같이, 본 발명에 의하면, 결정 성장을 위한 결정 핵으로서 작용하는 사이트를 의도적으로 형성하고 할로
겐을 함유하는 분위기에서 가열처리를 행함으로써 결정립 크기의 제어성이 높은 확대된 모노도메인 영역을 형성할
수 있다. 그러한 구성으로, 절연 표면을 가진 기판 상에, 결정 구조가 단결정과 실질적으로 동일할 수 있는 모노도메인
영역(들)을 형성하는 것이 가능하다. 또한, 단결정에 필적하는 결정성을 가지는 결정성 규소막을 사용하여 TFT와 같
은 반도체 장치의 우수한 활성층을 구성할 수 있다. 따라서, 공지의 단결정 웨이퍼를 사용하여 제조된 IC에 필적하는
높은 성능을 가지는 반도체 회로를 구성하는 것이 가능하다.
(57) 청구의 범위
청구항 1.
기판 상에 형성된 절연막 상의 반도체 박막으로서,
상기 반도체 박막이, 상기 기판에 대략 평행한 다수의 주상 또는 침상 결정을 가지는 모노도메인 영역을 포함하고,
상기 반도체 박막의 하면에 접하는 상기 절연막에 돌출부 또는 오목부 패턴이 의도적으로 제공된 것을 특징으로 하는
반도체 박막.
청구항 2.
기판 상에 형성된 절연막 상의 반도체 박막으로서,
상기 반도체 박막이, 상기 기판의 표면에 대략 평행한 다수의 주상 또는 침상 결정을 가지며 결정 입계를 가지지 않는
모노도메인 영역을 포함하고,
상기 반도체 박막의 하면에 접하는 상기 절연막에 돌출부 또는 오목부 패턴이 의도적으로 제공된 것을 특징으로 하는
반도체 박막.
청구항 3.
절연 표면을 가진 기판 상에 스퍼터링법에 의해 산화규소막을 형성하는 공정;
상기 산화규소막을 패터닝하여 그의 표면에 의도하는 패턴의 표면 형상부를 제공하는 공정;
상기 산화규소막 상에 감압 CVD법에 의해 비정질 규소막을 형성하는 공정;
상기 산화규소막 및 상기 비정질 규소막 중 적어도 하나에 결정화를 촉진시 키는 금속원소를 보유시키는 공정;
상기 비정질 규소막을 결정성 규소막으로 전환시키기 위한 제1 가열처리를 행하는 공정;
할로겐을 함유하는 분위기에서 제2 가열처리를 행하여, 상기 결정성 규소막을 모노도메인 영역으로 상태 전환시키는
동시에 상기 결정성 규소막 상에 할로겐을 함유하는 열산화막을 형성하는 공정; 및
상기 열산화막을 제거하는 공정을 포함하는 방법에 의해 형성되는 것을 특징으로 하는 반도체 박막.
청구항 4.
기판 상에 형성된 절연막 상의 반도체 박막으로서,
상기 반도체 박막이, 상기 기판의 표면에 대략 평행한 다수의 주상 또는 침상 결정을 가지며 결정 입계를 가지지 않는
모노도메인 영역을 포함하고,
상기 반도체 박막의 하면에 접하는 상기 절연막에 돌출부 또는 오목부 패턴이 의도적으로 제공되어 있고,
상기 모노도메인 영역은 염소, 취소 및 불소로 이루어진 군으로부터 선택되는 할로겐 또는 수소를 5 원자% 이하의 농
도로 함유하는 것을 특징으로 하는 반도체 박막
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청구항 5.
제 4 항에 있어서, 상기 할로겐은 상기 반도체 박막의 표면 근방에서 높은 농도 분포를 가지는 것을 특징으로 하는 반
도체 박막.
청구항 6.
제 1 항, 제 2 항, 제 3 항, 제 4 항 중 어느 한 항에 있어서, 상기 모노도메인 영역이 15 내지 45 nm의 두께를 가지는
것을 특징으로 하는 반도체 박막.
청구항 7.
제 4 항에 있어서, 상기 모노도메인 영역을 구성하는 상기 반도체 박막에 상기 수소가 1 ×10 15∼1 ×10 21원자/c
m 3 으로 함유되어 있는 것을 특징으로 하는 반도체 박막.
청구항 8.
제 3 항에 있어서, 상기 모노도메인 영역이 상기 표면 형상부상에 형성된 수직방향 결정성장 영역과, 그 수직방향 결
정성장 영역을 출발점으로 하여 규소막 표면에 대략 평행하게 성장한 횡방향 결정성장 영역을 포함하고, 상기 수직방
향 결정성장 영역이 상기 횡방향 결정성장 영역보다 높은 금속원소 함량을 가지는 것을 특징으로 하는 반도체 박막.
청구항 9.
기판 상에 스퍼터링법에 의해 산화규소막을 형성하는 공정;
상기 산화규소막을 패터닝하여 그의 표면상에 돌출부 또는 오목부 패턴을 제공하는 공정;
상기 산화규소막 상에 감압 CVD법에 의해 비정질 규소막을 형성하는 공정;
상기 산화규소막 및 상기 비정질 규소막 중 적어도 하나에 결정화를 촉진시 키는 금속원소를 보유시키는 공정;
상기 비정질 규소막을 결정성 규소막으로 전환시키기 위한 제1 가열처리를 행하는 공정;
할로겐을 함유하는 분위기에서 제2 가열처리를 행하여, 상기 결정성 규소막을 모노도메인 영역으로 전환시키는 동시
에 상기 결정성 규소막 상에 할로겐을 함유하는 열산화막을 형성하는 공정; 및
상기 열산화막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 박막 형성방법.
청구항 10.
제 9 항에 있어서, 결정화를 촉진시키는 금속원소를 보유시키는 상기 공정중에, 상기 금속원소가 표면 장력에 의해 상
기 돌출부 또는 오목부의 주변에 높은 농도로 모이는 것을 특징으로 하는 반도체 박막 형성방법.
청구항 11.
제 9 항에 있어서, 상기 제1 가열처리에 의해 형성되는 상기 결정성 규소막이 상기 기판에 대략 평행한 다수의 주상
또는 침상 결정을 함유하는 것을 특징으로 하는 반도체 박막 형성방법.
청구항 12.
제 9 항에 있어서, 산화규소막을 형성하는 상기 공정이 인공 석영을 타겟으로 한 스퍼터링법을 이용하는 것을 특징으
로 하는 반도체 박막 형성방법.
청구항 13.
제 9 항에 있어서, 결정화를 촉진시키는 상기 금속원소가, 철(Fe), 코발트(Co), 니켈(Ni), 루테늄(Ru), 로듐(Ru), 팔라
듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 구리(Cu) 및 금(Au)으로 이루어진 군으로부터 선택되는 한 종류 또는 다수
종류의 원소인 것을 특징으로 하는 반도체 박막 형성방법.
청구항 14.
제 9 항에 있어서, 할로겐을 함유하는 상기 분위기가, HCl, HF, HBr, Cl2, NF3, F2 및 Br2로 이루어진 군으로부터
선택되는 한 종류 또는 다수 종류의 가스가 첨가된 산소 가스 분위기인 것을 특징으로 하는 반도체 박막 형성방법.
청구항 15.
제 9 항에 있어서, 상기 제1 가열처리가 500∼700℃로 행해지고, 상기 제2 가열처리는 700∼1100℃로 행해지는 것
을 특징으로 하는 반도체 박막 형성방법.
청구항 16.
표면에 절연막을 가진 기판과, 그 기판의 표면상의 반도체 박막으로 된 활성층을 포함하는 반도체 장치로서,
상기 반도체 박막이 상기 기판의 표면에 대략 평행한 다수의 주상 또는 침상 결정을 포함하는 모노도메인 영역을 가
지고,
상기 활성층의 하면에 접하는 상기 절연막에 돌출부 또는 오목부 패턴이 의도적으로 제공된 것을 특징으로 하는 반도
체 장치.
청구항 17.
제 16 항에 있어서, 상기 활성층이 결정 입계를 가지지 않는 것을 특징으로 하는 반도체 장치.
청구항 18.
모노도메인 영역으로 이루어진 활성층을 가지는 반도체 장치로서,
표면상에 절연막을 가진 기판 상에 스퍼터링법에 의해 산화규소막을 형성하는 공정;
상기 산화규소막을 패터닝하여 그의 표면에 의도하는 패턴의 표면 형상부를 제공하는 공정;
상기 산화규소막 상에 감압 CVD법에 의해 비정질 규소막을 형성하는 공정;
상기 산화규소막 및 상기 비정질 규소막 중 적어도 하나에 결정화를 촉진시키는 금속원소를 보유시키는 공정;
상기 비정질 규소막을 결정성 규소막으로 전환시키기 위한 제1 가열처리를 행하는 공정;
할로겐을 함유하는 분위기에서 상기 결정성 규소막을 가열하여, 상기 결정성 규소막을 모노도메인 영역으로 전환시
키는 동시에 상기 결정성 규소막 상에 할로겐을 함유하는 열산화막을 형성하기 위한 제2 가열처리를 행하는 공정; 및
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상기 열산화막을 제거하는 공정을 포함하는 방법에 의해 제조되는 것을 특징으로 하는 반도체 장치.
청구항 19.
반도체 박막으로 형성된 활성층을 가지는 반도체 장치로서,
표면상에 절연막을 가진 기판 상에 스퍼터링법에 의해 산화규소막을 형성하 는 공정;
상기 산화규소막을 패터닝하여 그의 표면에 의도하는 패턴의 표면 형상부를 제공하는 공정;
상기 산화규소막 상에 감압 CVD법에 의해 비정질 규소막을 형성하는 공정;
상기 산화규소막 및 상기 비정질 규소막 중 적어도 하나에 결정화를 촉진시키는 금속원소를 보유시키는 공정;
상기 비정질 규소막을 결정성 규소막으로 전환시키기 위해 가열처리를 행하는 공정;
상기 결정성 규소막을 패터닝하여 활성층을 형성하는 공정;
상기 활성층 위에 위치하고 규소를 주성분으로 하는 절연막을 기상 성장법에 의해 형성하는 공정;
게터링 기술을 사용하여 상기 활성층으로부터 상기 결정화를 촉진시키는 금속원소를 제거하여 상기 활성층을 모노도
메인 영역을 전환시키면서, 할로겐을 함유하는 분위기에서의 가열처리에 의해 상기 활성층과 상기 절연막 사이의 계
면에 열산화막을 형성하는 공정; 및
상기 절연막과 상기 열산화막의 열 손상을 치유하기 위해 질화물 가스 분위기에서 가열처리를 행하는 공정을 포함하
는 방법을 이용하여 제조되는 것을 특징으로 하는 반도체 장치.
청구항 20.
표면에 절연막을 가진 기판과, 그 절연막 상의 반도체 박막으로 형성된 활성 층을 포함하는 반도체 장치로서,
상기 반도체 박막이, 상기 기판 표면에 대략 평행한 다수의 주상 또는 침상 결정을 포함하지만 결정 입계가 없는 모노
도메인 영역을 가지며,
상기 활성층의 하면에 접하는 상기 절연막에 돌출부 또는 오목부 패턴이 의도적으로 제공되어 있고,
상기 활성층이, 염소, 취소 및 불소로 이루어진 군으로부터 선택되는 할로겐과 수소를 5 원자% 이하의 농도로 함유하
는 것을 특징으로 하는 반도체 장치.
청구항 21.
제 18 항에 있어서, 상기 할로겐이 상기 반도체 박막의 표면 근방에서 높은 농도 분포를 가지는 것을 특징으로 하는
반도체 장치.
청구항 22.
제 16 항, 제 17 항, 제 18 항, 제 19 항, 제 20 항 중 어느 한 항에 있어서, 상기 활성층의 두께가 15 내지 45 nm인 것
을 특징으로 하는 반도체 장치.
청구항 23.
제 18 항 또는 제 19 항에 있어서, 상기 활성층에 상기 할로겐 원소가 1 ×10 15∼1 ×10 21원자/cm 3 으로 함유되
어 있는 것을 특징으로 하는 반도체 장치.
청구항 24.
규소 기판;
상기 규소 기판 상의 집적회로;
상기 집적회로를 덮는 절연막;
상기 절연막 상의 반도체 박막으로 된 활성층을 포함하는 반도체 장치로서,
상기 반도체 박막이 상기 기판에 대략 평행한 다수의 주상 또는 침상 결정을 포함하는 모노도메인 영역을 가지며,
상기 활성층의 하면에 접하는 상기 절연막에 돌출부 또는 오목부 패턴이 의도적으로 제공된 것을 특징으로 하는 반도
체 장치.
청구항 25.
제 24 항에 있어서, 상기 활성층이, 염소, 취소 및 불소로 이루어진 군으로부터 선택되는 할로겐과 수소를 5 원자% 이
하의 농도로 함유하는 것을 특징으로 하는 반도체 장치.
청구항 26.
기판 상에 스퍼터링법에 의해 산화규소막을 형성하는 공정;
상기 산화규소막을 패터닝하여 돌출부 또는 오목부 패턴을 형성하는 공정;
상기 산화규소막 상에 감압 CVD법에 의해 비정질 규소막을 형성하는 공정;
상기 산화규소막과 상기 비정질 규소막 중 적어도 하나에 결정화를 촉진시키는 금속원소를 보유시키는 공정;
상기 비정질 규소막을 결정성 규소막으로 전환시키기 위한 제1 가열처리를 행하는 공정; 및
할로겐을 함유하는 분위기에서 제2 가열처리를 행하여, 상기 결정성 규소막을 모노도메인 영역으로 전환시키는 동시
에 상기 결정성 규소막 상에 할로겐을 함 유하는 열산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장
치 제조방법.
청구항 27.
기판 상에 스퍼터링법에 의해 산화규소막을 형성하는 공정;
상기 산화규소막을 패터닝하여 돌출부 또는 오목부 패턴을 형성하는 공정;
상기 산화규소막 상에 감압 CVD법에 의해 비정질 규소막을 형성하는 공정;
상기 산화규소막 및 상기 비정질 규소막 중 적어도 하나에 결정화를 촉진시키는 금속원소를 보유시키는 공정;
상기 비정질 규소막을 결정성 규소막으로 전환시키기 위해 가열처리를 행하는 공정;
상기 결정성 규소막을 패터닝하여 활성층을 형성하는 공정;
등록특허 10-0447311
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상기 활성층 위에 위치하고 규소를 주성분으로 하는 절연막을 기상 성장법에 의해 형성하는 공정;
게터링 기술을 사용하여 상기 활성층으로부터 상기 금속원소를 제거하여 상기 활성층을 모노도메인 영역을 전환시키
면서, 할로겐을 함유하는 분위기에서의 가열처리에 의해 상기 활성층과 상기 절연막 사이의 계면에 열산화막을 형성
하는 공정; 및
상기 절연막과 상기 열산화막의 열 손상을 치유하기 위해 질화물 가스 분위기에서 가열처리를 행하는 공정을 포함하
는 것을 특징으로 하는 반도체장치 제조방법.
청구항 28.
제 26 항 또는 제 27 항에 있어서, 결정화를 촉진시키는 금속원소를 보유시키는 상기 공정 중에, 상기 금속원소가 표
면 장력에 의해 상기 돌출부 또는 오목부의 주변에 높은 농도로 모이는 것을 특징으로 하는 반도체장치 제조방법.
청구항 29.
제 26 항 또는 제 27 항에 있어서, 상기 결정성 규소막이 상기 기판에 대략 평행한 다수의 주상 또는 침상 결정들로
형성되어 있는 것을 특징으로 하는 반도체 장치 제조방법.
청구항 30.
제 26 항 또는 제 27 항에 있어서, 산화규소막을 형성하는 상기 공정이 인공석영을 타겟으로 한 스퍼터링법을 이용하
는 것을 특징으로 하는 반도체장치 제조방법.
청구항 31.
제 26 항 또는 제 27 항에 있어서, 결정화를 촉진시키는 상기 금속원소가, Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및
Au으로 이루어진 군으로부터 선택되는 한 종류 또는 다수 종류의 원소인 것을 특징으로 하는 반도체장치 제조방법.
청구항 32.
제 26 항 또는 제 27 항에 있어서, 할로겐을 함유하는 상기 분위기가 HCl, HF, HBr, Cl 2 , NF 3 , F 2 및 Br 2 로
이루어진 군으로부터 선택되는 한 종류 또는 다수 종류의 가스가 첨가된 산소 가스 분위기인 것을 특징으로 하는 반
도체장치 제조방법.
청구항 33.
제 26 항에 있어서, 상기 제1 가열처리가 500∼700℃로 행해지고, 상기 제2 가열처리가 700∼1100℃로 행해지는
것을 특징으로 하는 반도체장치 제조방법.
청구항 34.
제 16 항, 제 18 항, 제 19 항, 제 20 항, 제 24 항 중 어느 한 항의 반도체 장치를 포함하는 것을 특징으로 하는 모바
일 컴퓨터.
청구항 35.
제 16 항, 제 18 항, 제 19 항, 제 20 항, 제 24 항 중 어느 한 항의 반도체 장치를 포함하는 것을 특징으로 하는 헤드
장착형 표시장치.
청구항 36.
제 16 항, 제 18 항, 제 19 항, 제 20 항, 제 24 항 중 어느 한 항의 반도체 장치를 포함하는 것을 특징으로 하는 자동
차 내비게이션 장치.
청구항 37.
제 16 항, 제 18 항, 제 19 항, 제 20 항, 제 24 항 중 어느 한 항의 반도체 장치를 포함하는 것을 특징으로 하는 휴대
전화기.
청구항 38.
제 16 항, 제 18 항, 제 19 항, 제 20 항, 제 24 항 중 어느 한 항의 반도체 장치를 포함하는 것을 특징으로 하는 비디
오 카메라.
청구항 39.
제 16 항, 제 18 항, 제 19 항, 제 20 항, 제 24 항 중 어느 한 항의 반도체 장치를 포함하는 것을 특징으로 하는 프로
젝터.
청구항 40.
기판;
상기 기판 위에 형성된 한 쌍의 교차 결합된 드라이버 트랜지스터;
한 쌍의 액세스 트랜지스터;
상기 액세스 트랜지스터들을 통해 상기 교차 결합된 드라이버 트랜지스터들에 각각 전기적으로 접속된 한 쌍의 비트
선; 및
상기 한 쌍의 액세스 트랜지스터에 전기적으로 접속된 워드선을 포함하고;
적어도 상기 교차 결합된 드라이버 트랜지스터들 각각이 상기 기판 위에서 절연 표면상에 형성된 결정성 반도체막을
포함하고, 그 결정성 반도체막이 채널형성영역이 형성되는 모노도메인 영역을 가지는 것을 특징으로 하는 SRAM.
청구항 41.
기판;
상기 기판 위에 형성된 한 쌍의 교차 결합된 드라이버 트랜지스터;
한 쌍의 액세스 트랜지스터;
상기 액세스 트랜지스터들을 통해 상기 교차 결합된 드라이버 트랜지스터들에 각각 전기적으로 접속된 한 쌍의 비트
선; 및
등록특허 10-0447311
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상기 한 쌍의 액세스 트랜지스터에 전기적으로 접속된 워드선을 포함하고;
적어도 상기 액세스 트랜지스터들 각각이 상기 기판 위에서 절연 표면상에 형성된 결정성 반도체막을 포함하고, 그
결정성 반도체막이 채널형성영역이 형성되는 모노도메인 영역을 가지는 것을 특징으로 하는 SRAM.
청구항 42.
기판;
상기 기판 위에 형성된 한 쌍의 교차 결합된 드라이버 트랜지스터;
한 쌍의 액세스 트랜지스터;
상기 액세스 트랜지스터들을 통해 상기 교차 결합된 드라이버 트랜지스터들에 각각 전기적으로 접속된 한 쌍의 비트
선; 및
상기 한 쌍의 액세스 트랜지스터에 전기적으로 접속된 워드선을 포함하고;
적어도 상기 교차 결합된 드라이버 트랜지스터들 각각이 상기 기판 위에서 절연 표면상에 형성된 결정성 반도체막을
포함하고, 그 결정성 반도체막이 채널형성영역이 형성되는 모노도메인 영역을 가지며, 상기 결정성 반도체막의 결정
성장방향이 상기 기판의 주 표면에 대략 평행한 것을 특징으로 하는 SRAM.
청구항 43.
기판;
상기 기판 위에 형성된 한 쌍의 교차 결합된 드라이버 트랜지스터;
한 쌍의 액세스 트랜지스터;
상기 액세스 트랜지스터들을 통해 상기 교차 결합된 드라이버 트랜지스터들에 각각 전기적으로 접속된 한 쌍의 비트
선; 및
상기 한 쌍의 액세스 트랜지스터에 전기적으로 접속된 워드선을 포함하고;
적어도 상기 액세스 트랜지스터들 각각이 상기 기판 위에서 절연 표면상에 형성된 결정성 반도체막을 포함하고, 그
결정성 반도체막이 채널형성영역이 형성되는 모노도메인 영역을 가지며, 상기 결정성 반도체막의 결정성장 방향이
상기 기판의 주 표면에 대략 평행한 것을 특징으로 하는 SRAM.
청구항 44.
기판;
상기 기판 상에 형성되고, 일 방향으로 연장하는 돌출부를 가지는 절연막;
상기 기판 위에 형성된 한 쌍의 교차 결합된 드라이버 트랜지스터;
한 쌍의 액세스 트랜지스터;
상기 액세스 트랜지스터들을 통해 상기 교차 결합된 드라이버 트랜지스터들에 각각 전기적으로 접속된 한 쌍의 비트
선; 및
상기 한 쌍의 액세스 트랜지스터에 전기적으로 접속된 워드선을 포함하고;
적어도 상기 교차 결합된 드라이버 트랜지스터들 각각이 상기 절연막 상에 형성된 결정성 반도체막을 포함하고, 그
결정성 반도체막이 채널형성영역이 형성되는 모노도메인 영역을 가지는 것을 특징으로 하는 SRAM.
청구항 45.
기판;
상기 기판 상에 형성되고, 일 방향으로 연장하는 돌출부를 가지는 절연막;
상기 기판 위에 형성된 한 쌍의 교차 결합된 드라이버 트랜지스터;
한 쌍의 액세스 트랜지스터;
상기 액세스 트랜지스터들을 통해 상기 교차 결합된 드라이버 트랜지스터들에 각각 전기적으로 접속된 한 쌍의 비트
선; 및
상기 한 쌍의 액세스 트랜지스터에 전기적으로 접속된 워드선을 포함하고;
적어도 상기 액세스 트랜지스터들 각각이 상기 절연막 상에 형성된 결정성 반도체막을 포함하고, 그 결정성 반도체막
이 채널형성영역이 형성되는 모노도메인 영역을 가지는 것을 특징으로 하는 SRAM.
청구항 46.
제 40 항 내지 제 45 항 중 어느 한 항에 있어서, 상기 모노도메인 영역이 결정 입계를 가지지 않는 것을 특징으로 하
는 SRAM.
청구항 47.
제 40 항 내지 제 45 항 중 어느 한 항에 있어서, 상기 모노도메인 영역에 포함된 결정 입계가 전기적으로 불활성인
것을 특징으로 하는 SRAM.
청구항 48.
제 40 항 내지 제 45 항 중 어느 한 항의 SRAM을 포함하는 것을 특징으로 하는 모바일 컴퓨터.
청구항 49.
제 40 항 내지 제 45 항 중 어느 한 항의 SRAM을 포함하는 것을 특징으로 하는 헤드 장착형 표시장치.
청구항 50.
제 40 항 내지 제 45 항 중 어느 한 항의 SRAM을 포함하는 것을 특징으로 하는 자동차 내비게이션 장치.
청구항 51.
제 40 항 내지 제 45 항 중 어느 한 항의 SRAM을 포함하는 것을 특징으로 하는 휴대 전화기.
청구항 52.
등록특허 10-0447311
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제 40 항 내지 제 45 항 중 어느 한 항의 SRAM을 포함하는 것을 특징으로 하는 비디오 카메라.
청구항 53.
제 40 항 내지 제 45 항 중 어느 한 항의 SRAM을 포함하는 것을 특징으로 하는 프로젝터.
도면
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