전도 제어장치(Conduction Control Device)

(19) 대한민국특허청(KR)
(12) 등록특허공보(B1)
(45) 공고일자 2008년06월09일
(11) 등록번호 10-0836316
(24) 등록일자 2008년06월02일
(51) Int. Cl.

G11C 11/15 (2006.01)
(21) 출원번호 10-2006-0026264
(22) 출원일자 2006년03월22일
심사청구일자 2006년08월29일
(65) 공개번호 10-2006-0103158
(43) 공개일자 2006년09월28일
(30) 우선권주장
05102430.5 2005년03월24일
유럽특허청(EPO)(EP)
(뒷면에 계속)
(56) 선행기술조사문헌
KR1019990036013 A
US6576969 B2
US6750491 B2
(73) 특허권자
가부시키가이샤 히타치세이사쿠쇼
일본국 도쿄토 치요다쿠 마루노우치 1초메 6반 6
고
(72) 발명자
분더리치 조르그
영국, 캠브리지샤이어 CB3 OHE, 캠브리지, 매딩글
리 로드,카벤디쉬 래버러토리, 히타치 캠브리지
래버러토리
이토 켄치
영국, 캠브리지샤이어 CB3 OHE, 캠브리지, 매딩글
리 로드,카벤디쉬 래버러토리, 히타치 캠브리지
래버러토리
(74) 대리인
특허법인 원전
전체 청구항 수 : 총 30 항 심사관 : 손윤식
(54) 전도 제어장치
(57) 요 약
전도 제어장치는 상대적으로 높은 보자력을 가진 제1강자성 영역, 상대적으로 낮은 보자력을 가진 제2강자성 영
역 및 이러한 제1강자성 영역과 제2강자성 영역 사이의 접합 영역을 포함한다. 이 장치는 또한 접합 영역에 자
기장을 가하여 접합 영역의 전하 캐리어 밀도를 제어하기 위한 게이트를 포함한다.
대표도
- 1 -
등록특허 10-0836316
(30) 우선권주장
05102529.4 2005년03월30일
유럽특허청(EPO)(EP)
0514371.4 2005년07월14일 영국(GB)
- 2 -
등록특허 10-0836316
특허청구의 범위
청구항 1
상대적으로 높은 보자력(coercivity)을 가진 제1강자성 영역;
상대적으로 낮은 보자력을 가진 제2강자성 영역;
상기 제1 및 제2 강자성 영역 사이에 위치하여서 상기 제1 및 제2 강자성 영역을 자기적으로 분리하는 접합 영
역; 및
전기장을 상기 접합 영역에 가하여 상기 접합 영역내의 전하 캐리어 밀도를 제어하는 게이트를 포함하는 전도
제어장치.
청구항 2
제 1 항에 있어서,
상기 제2강자성 영역보다 높은 보자력을 가진 제3강자성 영역;
상기 제2 및 제3 강자성 영역들 사이에 위치하는 다른 접합 영역; 및
상기 다른 접합 영역에 전기장을 가하여 상기 접합 영역내의 전하 캐리어 밀도를 변화시키는 다른 게이트를 포
함하는 전도 제어장치.
청구항 3
제 1 항 또는 제 2 항에 있어서,
상기 제2강자성 영역에 전기장을 가하기 위한 게이트를 추가로 포함하는 전도 제어장치.
청구항 4
제 1 항 또는 제 2 항에 있어서,
상기 제1 및 제2 강자성 영역이 동일 재료를 포함하는 전도 제어장치.
청구항 5
제 1 항 또는 제 2 항에 있어서,
상기 제1 및 제2 강자성 영역과 상기 접합 영역이 동일 재료를 포함하는 전도 제어장치.
청구항 6
제 1 항 또는 제 2 항에 있어서,
상기 제1 및 제2 강자성 영역과 상기 접합 영역이 하나의 층에 형성되는 전도 제어장치.
청구항 7
제 1 항 또는 제 2 항에 있어서,
상기 제1 및 제2 강자성 영역이 강자성 반도체를 포함하는 전도 제어장치.
청구항 8
제 7 항에 있어서, 상기 강자성 반도체가 (Ga,Mn)As를 포함하는 전도 제어장치.
청구항 9
제 1 항 또는 제 2 항에 있어서,
상기 접합 영역이 반도체 재료를 포함하는 전도 제어장치.
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등록특허 10-0836316
청구항 10
제 1 항 또는 제 2 항에 있어서,
상기 제1강자성 영역이 종축으로 긴(elongate) 전도 제어장치.
청구항 11
제10 항에 있어서, 상기 종축이 자화 이지축(magnetic easy axis)의 방향과 일직선을 이루는 전도 제어장치.
청구항 12
삭제
청구항 13
삭제
청구항 14
제 1 항 또는 제 2 항에 있어서,
상기 제2강자성 영역이 평면에 배열되는 하나의 층이나 층의 일부로서 제공되는 전도 제어장치.
청구항 15
제 14 항에 있어서,
상기 층이나 층 부분이 두께방향으로 1nm ~10 nm 두께를 갖는 전도 제어장치.
청구항 16
제 14 항에 있어서,
상기 제2강자성 영역이 층이나 층 부분의 평면과 다른 방향에 있는 자화 이지축을 갖는 전도 제어장치.
청구항 17
제 14 항에 있어서,
상기 제2강자성 영역이 층이나 층 부분의 평면 내에 있는 자화 이지축을 갖는 전도 제어장치.
청구항 18
제 14 항에 있어서,
상기 제1강자성 영역이 상기 평면 또는 다른 평면으로 향하게 배열되는 다른 층이나 다른 층의 일부로서 제공되
는 전도 제어장치.
청구항 19
제 18 항에 있어서, 상기 제1강자성 영역이 다른 층이나 다른 층 부분의 평면에 배향하는 자화 이지축을 갖는
전도 제어장치.
청구항 20
전도성 영역;
강자성 영역;
상기 전도성 영역과 상기 강자성 영역을 결합하는 접합 영역; 및
상기 접합 영역에 전기장을 가하여 상기 접합 영역내의 전하 캐리어 밀도를 제어하는 게이트를 포함하는 전도
제어장치.
- 4 -
등록특허 10-0836316
청구항 21
제 20 항에 있어서,
상기 전도성 영역이 비-강자성 재료를 포함하는 전도 제어장치.
청구항 22
제 20 항 또는 제 21 항에 있어서,
상기 전도성 영역이 반도체 재료를 포함하는 전도 제어장치.
청구항 23
제 20 항 또는 제 21 항에 있어서,
상기 전도성 영역이 비-강자성의 반도체 재료를 포함하는 전도 제어장치.
청구항 24
제 20 항 또는 제 21 항에 있어서,
상기 접합 영역이 반도체 재료를 포함하는 전도 제어장치.
청구항 25
제 20 항 또는 제 21 항에 있어서,
상기 전도성 영역 및 상기 접합 영역이 동일 재료를 포함하는 전도 제어장치.
청구항 26
제 20 항 또는 제 21 항에 있어서,
상기 강자성 영역 및 상기 접합 영역이 동일 재료를 포함하는 전도 제어장치.
청구항 27
제 1 항 또는 제 20 항에 따른 장치들의 메모리 어레이.
청구항 28
상대적으로 높은 보자력을 가진 제1강자성 영역을 제공하는 단계;
상대적으로 낮은 보자력을 가진 제2강자성 영역을 제공하는 단계;
상기 제1 및 제2 강자성 영역을 자기적으로 분리하기 위하여 상기 제1 및 제2 강자성 영역 사이에 제 1 및 제 2
접합 영역을 제공하는 단계; 및
상기 접합 영역에 전기장을 가하여 상기 접합 영역내의 전하 캐리어 밀도를 제어하기 위한 게이트를 제공하는
단계를 포함하는 전도 제어장치의 제조방법.
청구항 29
제 28 항에 있어서,
상기 제1 및 제2 접합 영역을 제공하는 단계는 상기 제1 및 제2 접합 영역이 협착부(constriction)를 통해서 접
속되는 단계를 포함하는 전도 제어장치의 제조방법.
청구항 30
상대적으로 높은 보자력을 가진 제1강자성 영역, 상대적으로 낮은 보자력을 가진 제2강자성 영역, 상기 제1 및
제2 강자성 영역을 자기적으로 분리하기 위한 상기 제1 및 제2 강자성 영역 사이의 접합 영역을 포함하는 채널,
및 상기 접합 영역에 전기장을 가하여 상기 접합 영역내의 전하 캐리어 밀도를 제어하기 위한 게이트를 구비한
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등록특허 10-0836316
전도 제어장치를 작동하는 방법에 있어서,
상기 접합 영역내의 전하 캐리어 밀도를 증가시키기 위해 상기 게이트에 제1바이어스를 인가하는 단계; 및
상기 제2강자성 영역의 반전 자화를 위한 임계값보다 더 큰 제1전류 진폭을 가진 제1전류 펄스를 상기 채널을
통해 구동시키는 단계를 포함하는 방법.
청구항 31
제 30 항에 있어서,
상기 접합 영역내의 전하 캐리어 밀도를 감소시키기 위해 상기 게이트에 제2바이어스를 인가하는 단계; 및
상기 임계값보다 작은 제2전류 진폭을 가진 제2전류 펄스를 상기 채널을 통해 구동시키는 단계를 포함하는
방법.
청구항 32
상대적으로 높은 보자력을 가진 제1강자성 영역, 상대적으로 낮은 보자력을 가진 제2강자성 영역, 상기 제1 및
제2 강자성 영역을 자기적으로 분리하기 위한 상기 제1 및 제2 강자성 영역 사이의 접합 영역을 포함하는 채널,
및 상기 접합 영역에 전기장을 가하여 상기 접합 영역내의 전하 캐리어 밀도를 제어하기 위한 게이트를 구비한
전도 제어장치를 작동하는 방법에 있어서,
상기 제1 강자성 영역을 제외한 상기 제2강자성 영역의 자화를 반전(reversing)하기 위하여, 상기 제2강자성 영
역의 임계 자기장보다는 크지만, 상기 제1강자성 영역의 임계 자기장보다는 작은 자기장을 상기 제1 및 제2 강
자성 영역에 가하는 단계를 포함하는 방법.
명 세 서
발명의 상세한 설명
발명의 목적
발명이 속하는 기술 및 그 분야의 종래기술
본 발명은 전도(condution) 제어장치에 관한 것이다.<21>
캐리어 운송이 최소한 부분적으로 전하 캐리어 스핀에 의해서 제어되는 새로운 형태의 전자장치가 출시되고 있<22>
다. 이러한 소위 "스핀트로닉(spintronic)" 장치라 일컬어 지는 널리 공지된 예로서는 대형 자기저항(GMR) 효
과를 기반으로 한 스핀밸브, 및 자기 터널 접합(MJT) 장치가 있다. 일반적으로, 이러한 장치들은 강자성 및 비
-강자성 재료로 이루어진 교차층을 포함하고 있는 바, 비-강자성 재료는 금속성(스핀밸브의 경우) 또는 절연성
(MJT의 경우)을 갖는다. 스핀트로닉 장치의 몇가지 응용장치로는 자기장 센서 및 자기장 랜덤 액세스 메모리
(MRAM)가 있다. 스핀 기반의 전자공학 및 응용 고찰로는 S.A. Wolf 및 동료가 기술한 "스핀트로닉스: 미래에
대한 스핀 기반의 전자공학 비전"(사이언스, volume 294, pp. 1488-1495, 2001)이 있다.
초기 스핀트로닉 장치에 있어서는, 강자성체 재료로서 철(Fe), 코발트(Co), 니켈(Ni), 또는 이들의 합금과 같<23>
은 금속이 일반적으로 사용되었다. 그러나, 몇몇 최근의 스핀트로닉 장치는 갈륨-망간-비소(Ga,Mn)As와 같은
강자성 반도체를 사용하고 있는 바, 이는 H.Ohno가 기술한 "Making Nonmagnetic Semiconductor
Ferromagnetic"(사이언스, volume 281, pp. 951-956, 1998)에 설명되고 있다.
강자성 반도체 기반의 장치는 강 자기저항 효과를 나타냈다.<24>
예를 들어, C.Ruster등이 저술한 "Very Large Magenetoresistance in Lateral Feromagnetic (Ga,Mn)As Wire<25>
with Nanoconstruction"(Physical Review Letters, Volume 91, p 216602, 2003)에는 터널링 자기저항(TMR)을
나타내는 구조체가 설명되어 있다. 이 구조체는 에칭에 의해서 측방 제한되는 세미-절연체 GaAs 상에 성장된
19 nm 두께의 Ga0.975Mn0.024As 층으로부터 제조되어, 좁은 협착부에 의해서 고립섬(island)이 한 측면에서 배선에
연결되도록 형성되고 있다.
C.Gould등이 저술한 "Tunneling Anisotropic Magnetroresistance: A spin-value like tunnel<26>
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등록특허 10-0836316
magnetroresistance using a single magnetic layer"(Physical review letters, volume 93, p 117203, 2004)
는 스핀밸브 유형의 효과를 나타내는 장치를 기술하고 있다. 이 장치는 세미-절연체 GaAs 상에 성장된 70 nm
두께의 Ga0.94Mn0.06As 층에 증착된 알루미늄 산화물(AlOX)과 접촉하는 티타늄/금(Ti/Au) 금속으로 이루어진 필라
(pillar)를 포함하고 있다. 이러한 예시적 장치의 강 이방성 이력효과(strong anisotropic hysteretic
effect)는 단일 강자성체 층과 결합하는 강 스핀-궤도로부터 발생하는 터널링 이방성 자기저항(TAMR)에 기인할
수 있다.
발명이 이루고자 하는 기술적 과제
본 발명은 예를 들어, 메모리 및/또는 논리회로에 사용되거나, 또는 자성 센서로서 사용되는 전도 제어장치를<27>
제공하기 위한 것이다.
본 발명의 한 실시양태에 따라서, 상대적으로 높은 보자력을 가진 제1강자성 영역, 상대적으로 낮은 보자력을<28>
가진 제2강자성 영역, 제1강자성 및 제2강자성 영역을 자기적으로 분리시키기 위해 이들 사이에 배치된 접합 영
역, 및 접합 영역에 전기장을 가하여 접합 영역내의 전하 캐리어 밀도를 제어하기 위한 게이트를 포함하고 있는
전도 제어장치가 제공된다.
따라서, 게이트는 접합 영역에 전하를 고갈시키거나 축적시킴으로써 읽기 및 쓰기 상태를 각각 제공하도록 터널<29>
배리어 또는 전도 채널을 형성시키는데 사용될 수 있다.
이 장치는 제2강자성 영역보다 높은 보자력을 가진 제3강자성 영역, 제2강자성 및 제3강자성 영역 사이의 또 다<30>
른 접합 영역, 및 이 접합 영역에 자기장을 가하여 접합 영역내의 전하 캐리어 밀도를 변화시키는데 사용되는
또 다른 게이트를 포함할 수 있다.
이 장치는 제2강자성 영역에 전기장을 가하기 위한 추가적인 게이트를 포함할 수도 있다.<31>
상기 추가 게이트는 제2강자성 영역내의 전하 캐리어 밀도를 증가시키거나 감소시킴으로써, 보자력과 같은 자기<32>
성을 변화시키는데 사용될 수 있다.
제1 및 제2 강자성 영역은 (Ga,Mn)As와 같은 강자성 반도체로 이루어진 동일한 재료로 구성될 수 있다. 접합<33>
영역도 또한 동일한 재료로서 구성될 수 있다. 제1 및 제2 강자성 영역과 접합 영역은 층의 형태로 이루어질
수 있다.
제1강자성 영역은 종축을 가진 세장형으로 이루어 질 수 있고, 종축은 자화 이지축과 일직선으로 배열될 수 있<34>
다.
상기 장치는 터널링 이방성 자기저항(TMR) 효과 및/또는 터널링 자기저항 (TMR) 효과를 발생시키도록 구성된다.<35>
제2강자성 영역은 실질적으로 평면에 배열된 층 또는 층의 일부로서 제공될 수 있다. 층 또는 층의 일부는 10<36>
nm이하의 두께를 갖는다. 제2강자성 영역은 층이나 층 일부의 평면 외부로 향하는 자화 이지축(magnetic easy
axis) 및/또는 층이나 층 일부의 평면 내부로 향하는 자화 이지축을 가질 수 있다. 제1강자성 영역은 실질적으
로 평면에 배열된 다른 층 또는 층의 일부로서 제공될 수 있다. 제1강자성 영역은 이 층 또는 층 일부의 평면
외부로 향하는 자화 이지축을 가질 수 있다.
본 발명의 제 2 실시양태에 따라서, 전도 영역, 강자성 영역, 이러한 전도 영역과 강자성 영역을 연결하는 접합<37>
영역, 및 접합 영역에 전기장을 가하여 접합 영역내의 전하 캐리어 밀도를 제어하기 위한 게이트를 포함하는 장
치가 제공된다.
전도 영역은 비-강자성 재료나 반도체 재료 또는 비-강자성의 반도체 재료로 구성될 수 있다. 접합 영역은 반<38>
도체 재료로 구성된다. 전도 영역, 접합 영역 및/또는 강자성 영역은 동일 재료로 구성될 수 있다.
본 발명의 제 2 실시양태에 따라서, 전도 제어장치의 메모리 어레이가 제공된다.<39>
본 발명의 제 3 실시양태에 따라서, 전도 제어장치를 제조하는 방법이 제공되는 바, 이 방법은 상대적으로 높은<40>
보자력을 가진 제1강자성 영역을 형성하는 단계, 상대적으로 낮은 보자력을 가진 제2강자성 영역을 형성하는
단계, 제1 및 제2 강자성 영역을 자기적으로 분리시키기 위해 제1 및 제2 강자성 영역 사이에 위치된 접합 영역
을 형성하는 단계, 및 전기장을 접합 영역에 가하여 접합 영역내의 전하 캐리어 밀도를 제어하기 위한 게이트를
형성하는 단계를 포함한다.
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등록특허 10-0836316
접합 영역을 형성하는 단계는 제1 및 제2 접합 영역 사이의 협착부를 한정하는 단계를 포함할 수 있다.<41>
본 발명의 제 4 실시양태에 따라서, 상대적으로 높은 보자력을 가진 제1강자성 영역, 상대적으로 낮은 보자력을<42>
가진 제2강자성 영역, 제1 및 제2 강자성 영역을 자기적으로 분리시키기 위해 제1 및 제2 강자성 영역 사이에
배치된 접합 영역, 및 전기장을 접합 영역에 가하여 접합 영역내의 전하 캐리어 밀도를 제어하기 위한 게이트를
포함하는 채널을 가진 전도 제어장치의 작동 방법이 제공되는 바, 이 방법은 제1바이어스를 게이트에 제공하여
접합 영역내의 전하 캐리어 밀도를 증가시키는 단계 및 채널을 통해 제1전류 펄스를 작동시키는 단계를 포함하
고 있으며, 전류 펄스는 제2강자성 영역의 자화를 반전시키는 임계값 이상의 제1전류 진폭을 갖는다.
이는 제2강자성 영역의 자화가 제1강자성 영역의 자화를 반전시키지 않고도 선택적으로 반전될 수 있는 장점을<43>
가질 수 있다.
이 방법은 제2바이어스를 게이트에 가하여 접합 영역내의 전하 캐리어 밀도를 감소시키고 채널을 통해 제2전류<44>
펄스를 작동시키는 단계를 포함할 수 있고, 제2전류 펄스는 임계값보다 낮은 제2전류 진폭을 갖는다.
본 발명의 제 5 실시양태에 따라서, 상대적으로 높은 보자력을 가진 제1강자성 영역, 상대적으로 낮은 보자력을<45>
가진 제2강자성 영역, 제1 및 제2 강자성 영역을 자기적으로 분리시키기 위해 제1 및 제2 강자성 영역 사이에
배치된 접합 영역, 및 전기장을 접합 영역에 가하여 접합 영역내의 전하 캐리어 밀도를 제어하기 위한 게이트를
포함하는 채널을 가진 전도 제어장치의 작동 방법이 제공되는 바, 이 방법은 자기장을 상기 제1 및 제2 강자성
영역에 가하여 제2강자성 영역의 자화를 반전시키는 단계를 포함하고 있으며, 상기 자기장은 제2강자성 영역의
임계 자기장보다 크지만 제1강자성 영역의 임계 자기장보다는 작다.
이는 제2강자성 영역의 자화가 제1강자성 영역의 자화를 반전시키지 않고도 선택적으로 반전될 수 있는 장점을<46>
가질 수 있다.
본 발명의 실시예를 이하 첨부 도면을 참조하여 예로서 기술하기로 한다.<47>
또한, 본 발명의 다른 목적, 특징 및 이점은 첨부도면에 대한 본 발명의 실시예를 설명함으로서 명백해진다.<48>
발명의 구성 및 작용
도 1 내지 3에 나타낸 바와 같이, 본 발명에 따른 전도 제어장치(1)는 세장형(elongate) 구조의 채널(2) 및 제<49>
1, 제2, 제3 게이트(3, 4, 5)를 포함하고 있다.
채널(2)은 상대적으로 높은 보자력을 가진 제1 및 제2 강자성 영역(6, 7)과 상대적으로 낮은 보자력을 가진 제3<50>
강자성 영역(8)을 포함하고 있다. 제3강자성 영역은 일반적으로 제1 및 제2 강자성 영역(6, 7)에 위치하고 있
어서 제1 및 제2 강자성 영역(6, 7) 사이의 전도가 제3강자성 영역(8)을 통해서 발생한다. 따라서, 제1 및 제2
고정 영역(6, 7)이 또한 소스 및 드레인 영역으로서 작용한다.
제1, 제2, 및 제3 강자성 영역(6, 7, 8)은 동일한 강자성 재료로 형성되지만, 이들 영역(6, 7, 8)은 강자성 금<51>
속 및 강자성 반도체와 같은 상이한 강자성 재료로 형성될 수도 있다. 강자성 반도체로는 강자성을 갖도록 자
성 도펀트가 도핑된 반도체가 포함될 수 있으며, 자성 도펀트의 농도는 다양할 수 있다. 더욱이, 강자성 반도
체에는 추가적인 비-자성 도펀트가 도핑될 수도 있다. 선택적으로 강자성 반도체는 도핑 없이도 강자성을 나타
내는 반도체를 포함할 수 있으며 자성이나 비자성 도펀트가 도핑될 수도 있다.
채널(2)은 제1 및 제2 접합 영역(9, 10)을 포함한다. 제1접합 영역(9)은 자화 반전이 여러 자기장에서 제1 및<52>
제3 영역(6, 8)에 발생할 수 있다는 점에서, 제1 영역(6) 및 제3 영역(8)을 자기적으로 분리한다. 이와 같은
방법으로, 제2접합 영역은 제2강자성 영역(7) 및 제3강자성 영역(8)을 자기적으로 분리한다. 제1 및 제2 접합
영역은 반도체 재료로 구성된다. 제1 및 제2 접합 영역(9, 10)은 동일한 재료로 형성될 수 있고 강자성 영역
(6, 7, 8)의 하나 이상과 같은 재료로 구성될 수 있다.
강자성 및 접합 영역(6, 7, 8, 9, 10)은 망간 농도가 0.02인 갈륨-망간-비소 합금(Ga1-xMnxAs), 즉 Ga0.98Mn0.02AS<53>
인 강자성 반도체로 구성된 패턴형 강자성 층(11)으로 형성된다. 그러나, 갈륨-망간-비소 합금은 예를 들어
0.06의 망간 농도를 가질 수도 있다. 더욱이, (In,Mn)As, (Ga,Mn)P, (Ga,Mn)N 또는 Ge1-yMny와 같은 다른 강자
성 반도체가 사용될 수도 있다. 이 실시예에서, 패턴형 강자성 층(11)은 10 nm의 두께를 갖는다. 그러나, 강
자성 층(11)은 예를 들어, 3 nm 또는 5 nm로 더 얇을 수도 있고 더 두꺼울 수도 있다.
강자성 금속이나 합금 대신에 강자성 반도체를 사용하는 것은 게이트가 강자성 재료에 전기장을 가하여 자기적<54>
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등록특허 10-0836316
질서를 전달하는 전하 캐리어의 밀도 및/또는 분포를 변화시켜서 강자성 재료의 자성을 변화시키는데 사용될 수
있다는 장점을 갖는다. 강자성 반도체에서의 스핀-토크 자화 반전에 대한 임계 전류 밀도가 강자성 금속보다는
보통 2 내지 3배 작기 때문에 전력 소모가 감소하는 장점을 또한 가질 수 있다.
패턴형 강자성 층(11)은 이 실시예에서 알루미늄-비소(AlAs)로 이루어진 절연체로 구성되는 동연(coextensive)<55>
절연층(12)상에 놓일 수 있다. 다른 절연체가 사용될 수도 있다. 절연체는 강자성 반도체와 격자 일치되거나
강자성 반도체와 격자 불일치되어 자기 이방성을 일으킬 수 있는 응력을 얻을 수 있다. 강자성 층(11) 및 절연
체 층(12)은 동연일 필요가 없다. 예를 들어, 절연체 층(12)이 더 클 수 있다. 절연체 층(12)은 이 실시예에
서 반절연체인 갈륨-비소(GaAs)로 구성되는 부분 에칭된 기판(13) 상에 놓여 있다. 실리콘과 같은 다른 기판이
사용될 수도 있다. 캡층(14, 도 1에는 상세히 나타내기 위해 부분적으로 절취됨)은 패턴형 강자성 층(11)에 동
연으로 놓여 있다. 이 실시예에서는, 캡층(14)이 AlAs로 구성된다. 캡층(14)과 강자성 층(11)은 동연일 필요
가 없다.
도 2 및 도 3에는 제3강자성 영역(8)과 제1 및 제2 접합 영역(9, 10)이 협착부(constriction)(15, 16)에 의해<56>
서 한정되어 있다. 협착부(15, 16)는 제1측벽(17)과 대향 제2측벽(18)의 제1 및 제2 부분(181, 182) 사이에
형성되어 있다. 평면도에서, 각각의 측벽 부분(181, 182)은 제1측벽(17)을 향하는 내향성 노치(notch)를 제공한
다. 협착부(15, 16)는 예를 들어, 여러 형태의 인플렉션 및/또는 한 쌍의 대향하는 인플렉션을 이용하는 것과
같이, 여러 측벽장치를 이용하여 한정될 수도 있다. 협착부(15, 16)는 예를 들어 협전도 채널부에 의해서 형성
된 세장형을 이룰 수 있다.
접합 영역(9, 10)은 다른 방법으로 한정될 수도 있고 협착부를 사용하지 않을 수도 있다. 예를 들어, 접합 영<57>
역(9, 10)은 다른 재료 또는 다른 도핑 농도를 가진 재료로 구성될 수도 있다.
제1 및 제2 강자성 영역(6, 7)은 대개 세장형이고 폭(W)과 길이(L)의 관계는 W < L을 이룬다. 폭(W)은 100 nm<58>
이하가 될 수 있고 50 nm이하가 될 수도 있다. 이 예에서는, 폭이 50 nm이고 길이는 200 nm이다.
제3강자성 영역(8)은 세장형을 이루고 폭(w)이 상기 폭(W)보다 작을 수 있고, 이 예에서는 폭(w)이40 nm이고 길<59>
이(l)는 60 nm이다.
자기 형태 이방성은 제1 및 제2 강자성 영역(6, 7)의 보자력과 비교하여 제3강자성 영역(8)의 보자력을 낮추는<60>
데 사용될 수 있으며, 특히 강자성 영역(6, 7, 8)이 동일 재료로 구성될 경우에는 더욱 보자력을 낮출 수가 있
다. 따라서, 제3강자성 영역(8)은 이를 다른 강자성 영역(6, 7)과 비교하여 다른 형태(aspect) 비율을 갖도록
배열함으로써 낮은 보자력을 갖게 구성될 수 있다. 이 형태 비율은 길이 대 폭의 비율, 즉 w/l 및 W/L로서 정
의된다. 따라서, 제3강자성 영역(8)은 제1 및 제2 강자성 영역(6, 7)보다 더 큰 형태 비율을 가질 수 있다.
협착부(15, 16)는 각각 w보다 작은 폭(c)을 갖고, 이 폭(c)은 20 nm이하이다. 이 예에서는 10 nm이다.<61>
협착부(15, 16)은 상이한 폭을 가질 수도 있다. 예를 들어, 제1협착부(15)는 장치(1)가 터널링 이방성 자기저항<62>
(TAMR)을 나타내도록 터널 배리어를 제공하기에 충분한 협폭을 이루는 반면, 제2협착부(16)는 역으로, 터널 배
리어를 제공하지 않도록 충분한 광폭을 이룰 수가 있다. 따라서, 제3강자성 영역(8)은 한정될 수 있지만, 단지
하나의 협착부만이 터널 배리어를 제공한다.
제1 및 제2 게이트(3, 4)는 각각 제1 및 제2 접합 영역(9, 10)의 전하 캐리어 밀도를 제어함으로써 접합 영역<63>
(9, 10)을 전도 및 절연 상태로 전환하는 바, 적절하게는 저항(ohmic) 및 터널링 상태로 각각 전환한다.
이 예에서는, 제1 및 제2 게이트(3, 4)가 접합 영역(9, 10)으로부터 측면 이격되어 평면을 이루고 제1측벽(17)<64>
에 인접 배열되어 있어서 측면 게이트 장치를 형성한다. 따라서, 제1 및 제2 게이트(3, 4)는 제1측벽(17)을 통
해서 제1 및 제2 접합 영역(9, 10)에 각각의 전기장(19, 20)을 가한다. 그러나, 다른 게이트 장치가 사용될 수
도 있다. 예를 들어, 각각의 측면 게이트(3, 4)는 소위 "스플릿(split)-게이트"라 칭하는 한 쌍의 대향 측면
게이트로 구성될 수도 있다. 각각의 게이트(3, 4)는 추가로 또는 선택적으로 접합 영역(9, 10) 위에 놓이는 상
단 게이트 및/또는 접합 영역(9, 10) 아래에 놓이는 백 게이트를 포함할 수 있다. 게이트(3, 4)는 유전체층(도
시 생략)에 의해서 접합 영역(9, 10)과 분리될 수 있다. 측면 게이트 장치에 있어서, 제1 및 제2 게이트(3,
4)는 분리부(s)에 의해서 각각 제1 및 제2 접합 영역으로부터 이격되어 있다. 분리부(s)는 20 nm이하, 10 nm이
하, 또는 5 nm이하가 될 수 있다.
상단 게이트 및/또는 측면 게이트 장치에 있어서는, 게이트(3, 4) 및 접합 영역(9, 10) 사이의 분리부가 중간<65>
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절연체(도시 생략) 예를 들어, 이산화실리콘(SiO2), 질화실리콘(Si3N4)과 같은 비정질의 절연체 재료 또는
(Ga,Mn)As의 AlAs와 같은 절연 결정재료의 두께에 의해서 한정될 수 있다. 중간 절연체는 적절하게는 최소한
일반 게이트 전압에서 터널링 또는 방전이 되는 것을 방지하기에 충분한 두께를 가져야 한다. 절연체의 두께는
20 nm이하 및 10 nm이하가 될 수 있고, 6 또는 5 nm이하가 될 수도 있지만 2 또는 3 nm이상이 되어야 한다.
분리부는 가해진 전기장(19, 20)의 크기 및 게이트(3, 4)와 접합 영역(9, 10) 또는 분리 절연체(도시 생략) 사<66>
이의 방전 전기장의 크기에 기반하여 선택된다.
제3게이트(5)는 제3강자성 영역(8)의 측면 게이트로 배열되어 제3강자성 영역의 전하 캐리어 밀도를 제어하게<67>
되고, 이에 따라 보자력을 변화시킨다. 이는 자화 반전에 필요한 전류 및/또는 자기장을 낮추어서, 전력소모를
감소시키는 장점을 갖게 된다. 이는 또한 장치가 자기장 센서로 사용될 경우, 장치의 감응도를 증가시키거나
감소시킬 수 있다는 장점을 갖는다.
제3게이트(5)는 일반적으로 제3강자성 영역과 평면을 이루어 측면으로 이격되어 있고, 제2측벽(18)과 인접하여<68>
배열되어 있어서 측면 게이트 장치를 제공하게 된다. 따라서, 제3게이트(5)는 제2측벽(18)을 통해서 제3강자성
영역으로 전기장(21)을 가한다. 그러나, 다른 게이트 장치가 사용될 수도 있는 바, 예를 들어 제3게이트(5)는
반대 사이드 게이트의 쌍으로 구성될 수 있다. 제3게이트(5)가 추가로 또는 선택적으로 프리 영역(8) 위에 놓이
는 상단 게이트 및/또는 제3강자성 영역(8) 하부에 놓이는 백 게이트를 포함할 수도 있다. 상단 및 하단 게이
트는 제3강자성 영역(8)의 더욱 넓은 면적이나 부피를 전기장에 노출시킬 수가 있어서 보자력과 같은 자성을 크
게 제어할 수 있다는 장점을 가질 수 있다. 상단 게이트 장치는 이후 상세히 기술하기로 한다.
측면 게이트 장치에 있어서, 제3게이트는 제3강자성 영역(8)으로부터 분리부(s')에 의해서 이격되어 있다. 분<69>
리부(s')는 20 nm이하, 10 nm이하 또는 5 nm이하가 될 수 있다. 이 예에서는 10 nm이다.
상단 게이트 및/또는 측면 게이트 장치에 있어서, 게이트(5) 및 제3강자성 영역(8) 사이의 분리부는 앞서 기술<70>
한 바와 같은 비정질 또는 결정질 절연체 재료로 구성된 중간 절연체(도시 생략)의 두께에 의해서 한정될 수 있
다. 절연체의 두께는 20nm이하이고, 10nm이상이 될 수 있다. 또한, 절연체의 두께는 6 또는 5 nm이하가 될 수
있지만 2 또는 3 nm이상은 되어야 한다.
분리부는 가해진 전기장(21)의 크기 및 게이트(5)와 제3강자성 영역(8) 또는 분리 절연체 사이의 방전 전기장의<71>
크기에 기반하여 선택된다.
게이트(3, 4, 5)는 패턴형 강자성 층(11)으로 제공되고 절연체 층(12)과 기판(13) 상에 놓이며 캡층(14) 아래에<72>
놓이게 된다.
제1강자성 영역(6) 대신에, 비-강자성, 반도체 영역과 같은 비-강자성 영역이 사용될 수도 있다. 제2강자성 영<73>
역(7)은 생략되거나, 대신에 비-강자성 영역이 사용될 수도 있다. 장치는 전도 영역, 강자성 영역, 이러한 전
도 영역과 강자성 영역을 전기적으로 결합하는 접합 영역, 및 접합 영역 내의 전하 캐리어 밀도를 제어하기 위
한 게이트로 구성되고, 자기 센서로서 사용될 수 있다.
자화<74>
이 예에서는, 제1, 2, 및 제3 강자성 영역(6, 7, 8)이 (Ga,Mn)As로 형성된다. (Ga, Mn)As에서의 강자성은 유<75>
동홀(itinerant hole)과 편재된 Mn 이온 사이의 교환 상호작용의 결과로 발생한다. 따라서, 전하 캐리어 밀도
의 변화는 장치(1)의 자성을 변화시킬 수가 있고 자기적 질서를 억제할 수도 있다.
강자성 영역(6, 7, 8)은 각각의 단일 자기 도메인을 포함한다. 영역(6, 7, 8)을 대개 1-10 ㎛정도의 소정 크기<76>
보다 작은 크기를 갖도록 구성시킴으로써, 이러한 영역(6, 7, 8)은 단일 자기 도메인을 갖게 배열될 수 있다.
도 4에는 제1, 2, 3 강자성 영역(6, 7, 8) 및 이들 각각의 자화(22, 23, 24)가 개략적으로 나타나 있다.<77>
제1, 2, 3 강자성 영역(6, 7, 8)은 평면 층(11)으로 자화되어, 각각의 자화(22, 23, 24)를 갖는다. 그러나,<78>
하나 이상의 강자성 영역(6, 7, 8)이 평면 층(11) 밖으로 자화될 수 있는 바, 예를 들어 평면 층(11)과 수직을
이룰 수가 있다. 예를 들어, 제1 및 제2 강자성 영역(6, 7)은 층(11)에 평면으로 자화되는 반면, 제3 영역(8)
은 층(11)의 평면 밖으로 자화되거나 이와 역으로 자화될 수가 있다.
GaAs에서 성장한 (Ga,Mn)As 박막 필름은 격자 부정합에 의해서 압축 응력을 받게 되어 낮은 온도(이 경우, 약<79>
4.2°K)에서 [100] 및 [010] 결정학적 방향을 따라 이지축을 가진 양축 이방성(anisotropy)을 나타낸다. 따라
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서, [100], [010], [-010] 결정학적 방향을 따라 정렬된 초기의 자화는 각각 동일한 이방성 에너지를 갖는다.
그러나, 이지축으로 하여금 4중 축퇴(degeneracy)를 이동 및/또는 파단시켜서 이지축에 따른 정렬을 다른 이지<80>
축으로 적절히 에너지적으로 변화시킬 수 있는 형태 또는 응력에 의해서 추가의 이방성이 도입될 수 있다.
제3강자성 영역(8)은 종축(25)을 따라 길게 형성되어 있어서 형태 이방성을 도입시킬 수 있다. 제1 및 제2 강<81>
자성 영역(6, 7)이 또한 축(25)을 따라 길게 형성될 수 있다. 이 예에서, 종축(25)은 [100] 결정학적 방향을
따라 일직선을 이룬다. 그러나, 종축(25)은 또한 [010] 결정학적 방향(27)과 일직선을 이룰 수도 있다
퀴리(Curie) 온도에 근접한 고온에서, GaAs 상에서 성장된 (Ga,As)Mn는 [110] 결정학적 방향(27)을 따라 이지축<82>
을 가진 단축 이방성을 나타낸다. 따라서, 종축(25)은 [110] 결정학적 방향(28)과 일직선을 이룰 수 있다.
이지축은 평면 외부 방향이 되도록 구성될 수 있다. GaMnAs에서의 평면 외향 이방성은 인장력을 GaMnAs의 필름<83>
으로 주입함으로써 얻을 수 있는 바, 예를 들어 InGaAs 상에서 GaMnAs를 성장시키거나 GaAs 상에서 성장된
GaMnAs 필름에서의 정공(hole)의 밀도를 낮춤으로써 얻을 수가 있다. 따라서, 제3게이트(5)를 이용하여 제3강
자성 영역(8)에 전기장을 가함으로써, 제3강자성 영역(8)은 선택적으로 평면 외향 자기 이방성을 나타내는 반면
제1 및 제2 강자성 영역(6, 7)은 여전히 평면 자기 이방성을 나타낼 수가 있다. 이는 더 큰 TAMR 효과를 가져
올 수 있다.
다른 강자성 재료를 사용하게 되면, 자화 이지축이 다를 수 있다.<84>
이 예에서, 이지축은 층(11)과 평면을 이룬다. 어떠한 외부 자기장이나 전류도 가하여지지 않을 경우, 자화<85>
(22, 23, 24)는 자화 이지축(26, 27)의 하나와 일직선을 이룬다. 그러나, 외부 자기장이 자화 방향과 다른 방
향으로 가하여질 경우에는 자화의 방향(22, 23, 24)이 하나의 이지축(26, 27)으로부터 다른 이지축(26, 27)으로
전환할 수 있다. 더욱이, 매우 강한 전류가 가하여져 스핀-토크를 발생할 경우에는 자화의 방향(24)이 하나의
이지축(26, 27)으로부터 다른 이지축(26, 27)으로 전환할 수 있다.
도 4에 나타낸 바와 같이, 자화(24)가 자화 이지축(26, 27)의 하나와 일직선을 이룰 경우 고 저항 상태가 발생<86>
한다. 이 예에서는, 자화(24)가 제1이지축(26)을 따라, 즉 [100] 결정학적 방향을 따라 놓일 경우에는 상대적
으로 작은 저항 상태가 발생하고, 자화(24)가 제2이지축(27)을 따라, 즉 [010] 결정학적 방향을 따라 놓일 경우
에는 상대적으로 높은 저항 상태가 일어난다.
이 예에서는, 장치의 종축(25)이 [100] 결정학적 축(26)과 일직선을 이루고 있다. 제3강자성 영역(8)의 자화<87>
(24)가 [100] 방향과 일직선을 이루어 전류의 방향과 평행할 경우에는 장치가 저 저항 상태에 있게 된다. 자화
가 [010] 방향과 일직선을 이룰 경우에는 장치(1)가 고 저항 상태에 놓인다.
비록 장치(1)가 TAMR 효과의 장점을 취할 수 있지만, 그러할 필요는 없다. 대신에, 장치 저항이 제1 및 제2 강<88>
자성 영역(6, 7)의 자화 방향(22, 23)에 비해서 제3강자성 영역(8)의 자화(24) 방향에 의존하게 되는 터널링 자
기저항 효과(TMR)와 같은 다른 효과를 장치(1)는 이용할 수가 있다.
강자성 영역(6, 7, 8)이 동일 재료로 형성되더라도, 제3강자성 영역(8)은 저 보자력을 갖도록 구성될 수<89>
있는바, 예를 들어 제3강자성 영역(8)을 소정의 기하구조(이 경우에는 덜 세장형임)를 갖도록 선택적으로 형성
함으로써 구성된다. 추가로 또는 선택적으로, 보자력을 낮추는 다른 기술을 이용할 수 있는 바, 예를 들어 에
칭에 의해서 영역(8)을 박막화하거나 이온주입이나 이들의 조합에 의해 프리 영역(8)에 결함을 도입하는 기술이
있다.
제3강자성 영역(8)은 제1 및 제2 강자성 영역(6, 7)보다 낮은 보자력을 갖기 때문에, 이러한 자화(24)의 반전은<90>
다른 두 강자성 영역(6, 7)의 자화(22, 23)의 반전보다 낮은 임계 자기장에서 발생한다. 따라서, 자기장은 제3
강자성(8)의 임계 자기장 이상으로 가해질 수 있지만, 제1 및 제2 강자성 영역(6, 7)의 임계 자기장 이하로 떨
어진다. 이렇게 자기장이 가해질 경우, 제3강자성 영역(8)의 자화(24)는 전환되는 반면 제1 및 제2 강자성 영
역(6, 7)의 자화(22,23)는 동일한 각각의 방향을 유지한다. 이러한 작용은, 정상 작동중에는, 제 1 및 제2 강
자성 영역(6, 7)이 고정 방향의 자화(22, 23)를 가진 영역을 제공하는 반면 제3강자성 영역(8)은 반전 방향 자
화(24)를 가진 영역을 제공한다. 따라서, 제1 및 제2 강자성 영역(6, 7)은 각각 "고정형" 또는 "핀형" 영역이
라 칭할 수 있고 제3강자성 영역(8)은 "프리" 영역으로 칭할 수가 있다. 편리함을 위해서, 제1 및 제2 강자성
영역(6, 7)은 이후 제1 및 제2 고정영역(6, 7)이라 칭하고, 제3 영역(8)은 프리영역(8)이라 칭하기로 한다.
앞서 기술한 바와 같이, 충분한 크기의 전류가 가해지면 자화(24)의 방향이 하나의 이지축(26, 27)으로부터 다<91>
른 이지축(26, 27)으로 전환할 수가 있다. 이는 자기 도메인 벽 상의 스핀-토크 활성이 벽이 프리영역(8)을 통
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해 이동되도록 하기 때문이다.
제 1 및 제2 고정영역(6, 7)의 자화(22, 23)는 동일 방향으로 정렬되어 있다. 이는 제1 및 제2 고정영역(6,<92>
7)의 임계 자기장 이상의 자기장을 가함으로써 얻을 수 있다.
장치(1)는 종래의 스핀트로닉 장치보다 몇 개의 장점을 가질 수 있다.<93>
예를 들어, 종래의 스핀트로닉 장치는 복합 다층 장치로 이루어진 수직 스택의 형태를 일반적으로 취하고 있고,<94>
층들은 고정된 기능을 가지고 있다. 그러나, 장치(1)는 장치의 여러 부분이 다른 기능을 가질 수 있고 동조할
수 있는 더 단순한 장치로 여겨질 수 있다. 예를 들어, 접합 영역(9, 10)은 터널 배리어로서 기능할 수 있고,
도메인 벽 피닝을 제공하고(또는) 도메인 벽의 핵 영역으로서 작용할 수가 있다. 자기 이방성 및 보자력과 같
은 제3강자성 영역(8)의 자기성은 변할 수 있다.
장치 작동<95>
도 5에 나타낸 바와 같아, 전도 제어장치(1)를 작동하기 위한 장치(29)는 채널(2)을 통해 전류 펄스(I)를 작동<96>
하기 위한 전원(30), 선택적 직렬 저항(31), 제1, 2, 3 측면 게이트(3, 4, 5)에 제 1, 2, 3 게이트 전압(VG1,
VG2, VG3)을 가하기 위한 제 1, 2, 3 전압원(32, 33, 34), 및 제 1, 2 고정영역(6, 7) 사이의 전압강하(VSD)를
측정하여 장치(1)가 높은 저항 상태인지 낮은 상태인지를 결정하기 위한 전압계를 포함하고 있다.
자기장(Bext)을 발생시키는 전원(36)이 또한 제공될 수 있다. 전원(36)은 와이어, 루프 또는 코일과 같은 인덕<97>
터(도시 생략), 및 인덕터를 통해 전류를 구동시키기 위한 전원(도시 생략)을 포함할 수도 있다. 인덕터는 장
치(1)(도 1)에 인접한 기판(13)(도 1) 상에 배치될 수 있다.
장치(1)는 데이터를 저장하고(또는) 자기장을 감지하는데 사용될 수 있다.<98>
장치(1)에 대한 쓰기 및 읽기 데이터의 처리는 도 5 내지 도 7을 참조로 기술하기로 한다.<99>
장치(1)는 강자성 재료의 퀴리 온도(Tc) 이하로 냉각된다. 이 실시예에서는, Ga0.98Mn0.02As의 퀴리 온도는 약 48<100>
°K이고 장치는 4.2°K로 냉각된다. 다른 강자성 재료는 높은 퀴리 온도를 가질 수 있어서, 이러한 재료를 기
반으로 한 장치는 고온에서 작동될 수 있다.
도 6에 나타낸 바와 같이, 쓰기 프로세스에서 제1 및 제2 전압원(32, 33)은 각각 바이어스(37, 38)를 제1 및 제<101>
2 게이트(3, 4)에 가하여, 즉 VG1=VG2=-V1, 접합 영역(9, 10)의 전하 캐리어 밀도를 증가시킴으로써 이들이 옴 전
도체로서 전도하도록 접합 영역(9, 10)의 저항을 감소시킨다. 접합 영역(9, 10)은 충분한 전도성을 가져서 전
류 유도 자화 반전을 발생시킨다.
이 예에서는, ｜VG1｜및 ｜VG1｜는 1 V정도이다. 그러나, 이는 반복 실험으로 얻을 수가 있다.<102>
(Ga,Mn)As에서, 전하 캐리어 이동은 홀-지배형이다. 따라서, 음 바이어스가 제1 및 제2 게이트(3, 4)에 가해져<103>
접합 영역(9, 10)의 전하 캐리어 밀도를 증가시킨다. 그러나, 전하 캐리어 이동이 전자-지배형에 사용될 경우
에는 양의 바이어스가 게이트(3, 4)에 가해진다.
제3전압원(34)은 바이어스(39)를 제3게이트(5)에 가하여, 즉 VG3=V2, 강자성 아일랜드(8) 상의 전하 캐리어 밀도<104>
를 증가시켜서 보자력을 감소시킨다.
이 실시예에서는, ｜VG3｜은 1V정도이지만, 이는 반복 실험에 의해서 얻을 수가 있다.<105>
전류원(30)은 강자성 아일랜드(8)의 임계 전류보다 높은 크기(Ic)를 가진 전류 펄스(40)를 구동시킨다, 즉<106>
ISD=IC. 전류 펄스는 90°만큼 자화를 전환함으로써 현존 자화(24)를 강화시키거나 반전시킨다(도 4). 자화
(24)의 소정의 방향은 전류 펄스의 극성을 선택함으로써 얻을 수 있다. 전류 펄스(40)는 기간(Δt1)을 갖고 있
다. 기간(Δt1)은 100 ns이하, 10 ns 또는 1 ns이다. 이 예에서는 기간(Δt1)은 100 ps이다.
강자성 금속에 대해서, 전형적인 임계 전류 밀도는 10
7
Acm
-2
정도이다. 강자성 반도체에 대해서는 전형적인 임계<107>
전류 밀도가 10
4
또는 10
5
Acm
-2
정도를 갖는다. 그러나, 반전 자화에 필요한 전류 펄스(40)의 크기 및 최소 기
간은 전류 펄스를 전류 밀도의 증가 및/또는 기간의 감소와 함께 구동시키고 저항을 측정하는 반복 실험을 통해
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얻을 수 있다.
자기장 소스(36)는 자기장 펄스(41)를 가하여 전류 펄스(40)를 보완할 수 있다. 그러나, 자기장 소스(36)는 일<108>
정한 자기장을 가하여 프리영역(8)을 바이어스할 수도 있다. 따라서, 더 낮은 크기를 가진 전류 펄스(40)가 자
화를 반전시키는데 사용될 수 있다. 자기장 소스(36)는 유도성 소스이거나 영구자석일 수 있다.
도 7의 읽기 프로세스에서는, 제1 및 제2 전압원(32, 33)이 각각 바이어스(42, 43)를 제1 및 제2 게이트(3, 4)<109>
에 가하여, 즉 VG1=VG2=V3 적절하게는 터널 배리어를 형성하도록 접합 영역(9, 10)으로부터 전하 캐리어를 분리
할 수가 있다. 최소한 하나의 터널 배리어를 형성하는 것은 장치(1)가 고 자기저항을 갖는 TAMR 효과를 사용할
수 있다는 장점을 갖게 한다. 이 실시예에서는, 이동이 정공에의해서 지배되기 때문에 양의 바이어스가 가하여
져 접합 영역(9, 10)에서의 전하 캐리어 밀도를 감소시킨다.
예에서, V3는 1V정도이다. 그러나, 접합 영역(9, 10)으로부터 전하 캐리어를 분리하는데 필요한 바이어스는,<110>
게이트 바이어스를 증가시키고 소스-드레인 특성을 측정하는 반복 실험에 의해서 얻을 수 있다.
제3전압원(34)은 제3게이트(5)에 제로 바이어스(44)를 가하거나, 즉 VG3=0, 제3게이트(5)가 부표되게 한다.<111>
전류원(30)은 강자성 영역(8)의 임계 전류보다 낮은 크기(Ip)를 가진, 즉 ISD=IP < IC, 측정 또는 검증 전류 펄<112>
스(45)를 구동한다. 전류 펄스(40)는 기간(Δt2)을 갖는다. 탐지 펄스는 쓰기 펄스보다 길 수가 있고(즉, Δt2
> Δt1), 거의 동일한 기간을 갖거나(Δt1 ≒ Δt2) 또는 짧을 수가 있다(Δt2 < Δt1 ). 기간은 장치(1)의 RC
값 및/또는 전압계(36)의 감응도에 의존한다. 기간(Δt2)은 100 ns이하, 10 ns 또는 1 ns일 수 있다. 이 예에
서는 1 ns이다.
Ip의 크기는 가능한 한 낮게 만들어지는 반면 여전히 전압 측정은 가능하게 된다. Ip의 값은 반복 실험에 의해<113>
서 결정될 수 있다.
탐지 전류 펄스(45)가 장치(1)를 통해 구동됨에 따라, 전압 강하는 전압계(35)에 의해서 측정된 장치(1)에 걸쳐<114>
서 떨어진다.
장치(1)가 고 저항 상태일 경우, 상대적으로 높은 전압 강하에 대응하는 상대적으로 큰 펄스(46h)가 측정될 수<115>
있다. 장치(1)가 저 저항 상태일 경우에는 상대적으로 낮은 전압 강하에 대응하는 상대적으로 작은 펄스(46L)
가 측정된다.
장치 제조<116>
도 8a-8d는 장치(1)의 제조방법을 기술하고 있다.<117>
도 8a에 나타낸 바와 같이, 반-절연체 (001)-배향 GaAs 웨이퍼가 기판(13')으로 사용되고 분자빔 에피텍시(MBE)<118>
시스템(도시 생략)으로 로딩되어 있다.
언도핑된 AlAs의 층(12')이 종래의 방법에 의해 MBE에 의해서 기판(13')상에 성장된다. AlAs 층(12')은 10 nm<119>
의 두께를 갖는다. 그러나, 이 층(12')은 5 nm와 같이더 얇을 수도 있고, 20 내지 50 nm로 두꺼울 수도 있다.
Ga0.98Mn0.02As의 층(11')은 R.Campion 저서의 결정 성장 저널(volume 247, p 42, 1303)에 기술된 바와 같이 저온<120>
MBE에 의해서 기판(13')에 성장한다. Ga0.98Mn0.02As의 층(11')은 10 nm의 두께를 갖는다. 그러나, Ga0.98Mn0.02As
의 층(11')은 5 nm보다 더 얇을 수도 있고, 두꺼울 수도 있다. Ga0.98Mn0.02As의 층(11')은 베릴륨과 같은 P-형
도펀트에 의해서 도핑될 수 있다.
앞서 기술한 바와 같이, 다른 강자성 재료가 사용될 수도 있고, 특히 다른 강자성 반도체가 사용될 수도 있다.<121>
AlAs 층(12')은 Ga0.98Mn0.02As 층(11')을 기판(13')으로부터 전기적으로 절연되도록 하여 Ga0.98Mn0.02As 층(11')에<122>
예리한 저 인터페이스(47)를 제공한다.
AlAs의 층(14')은 MBE에 의해서 Ga0.98Mn0.02As 층(11')상에 성장한다. 캡층의 두께는 5 nm이다. 캡층(14')은<123>
Ga0.98Mn0.02As 층(11')의 산화를 제한하고 또한 이 층(11')에 예리한 상단 인터페이스(48)를 제공한다.
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Ga0.98Mn0.02As 층(11') 내의 캐리어 농도는 모듈화 도핑을 이용하여 증가될 수 있다. 예를 들어, 절연체 AlAs 층<124>
(12') 또는 캡층(14')을 베릴륨과 같은 P-형 도펀트로 도핑한다. 추가로 또는 선택적으로, GaAs, AlGaAs 또는
AlAs로 이루어진 추가 층(도시 생략)이 전하 캐리어 밀도를 증가시키기 위해 도핑된 강자성 반도체의 바로 아래
또는 위에 제공될 수 있다.
기판(13')을 포함하고 이 위에 증착된 층(11', 12', 14')을 포함하고 있는 웨이퍼를 반응기(도시 생략)로부터<125>
제거하여 처리한다. 이는 웨이퍼를 더 작은 칩으로 분할하는 과정을 포함할 수 있다.
웨이퍼(또는 칩)의 전기적 절연된 여러 영역에 대한 메사 구조체(도시 생략) 및 장치(1)를 본드패드 영역(도시<126>
생략)에 전기적으로 접촉시키기 위한 리드(도시 생략)는 공지된 방법에 따라 광학 리소그래피 또는 습식 에칭을
사용함으로써 한정될 수 있다. 장치는 하기와 같이, 절연 영역에서 제조될 수 있다.
도 8b에 나타낸 바와 같이, 폴리메틸메타크릴레이트(PMMA)의 형태인 전자빔 레지스트 층(도시 생략)을 캡층<127>
(14')의 상부면(49)에 가한다. 웨이퍼(또는 칩)를 노출시키기 위해 전자빔 리소그래피 시스템(도시 생략)에 적
재한다. 이 패턴은 도 2에 나타낸 패턴의 음 이미지를 포함한다.
웨이퍼(또는 칩)를 전자빔 리소그래피 시스템(도시 생략)으로부터 제거하여 물과 이소프로판올 계의 현상액을<128>
사용하여 현상함으로써 레지스트(도시 생략)의 노출 영역을 제거하여 에칭 마스크로서 패턴형 레지스트 층(50)
을 남긴다.
도 8c에 나타낸 바와 같이, 웨이퍼(또는 칩)를 반응성 에칭(RIE) 시스템(도시 생략)에 놓는다. 층(11', 13',<129>
14')의 노출 부분(51, 52)을 이방성 실리콘 테트라클로라이드(SiCl4) 에칭(51)을 이용하여 건식 식각한다. 이
예에서, 에칭(51)은 기판(13')까지 뻗어 있다. Cl2와 같은 다른 RIE 에칭이 사용될 수도 있고, 이온빔 밀링과
같은 다른 건식 에칭법이 사용될 수도 있다. 추가로 또는 선택적으로, 습식 건식이 사용될 수도 있다.
웨이퍼(또는 칩)를 RIE 시스템(도시 생략)으로부터 제거하고, 상기 패턴 레지스트 층(50)을 아세톤을 이용하여<130>
제거한다. 해당 구조는 도 8d에 나타나 있다.
추가 공정 단계로 결함을 프리영역(8)(도 2)에 도입하는 단계가 포함될 수 있다. 이는 윈도우(도시 생략)를 전<131>
자빔 레지스트 층(도시 생략)의 프리영역(8) 위로 개방하는 단계 및 상기 장치(1)(도 1) 위로 이온빔(도시
생략)을 전체적으로 스캐닝하는 단계를 포함할 수 있다. 선택적으로, 프로세스는 프리영역(8) 상으로 이온빔
(도시 생략)을 선택적으로 스캐닝하는 단계를 포함할 수 있다.(도 2)
강자성 재료의 퀴리 온도는 Edmonds등의 저서인 물리적 고찰서(92, p. 037201, 2004)에 기술한 바와 같은 어널<132>
링에 의해서 증가할 수 있다.
상기한 바와 같이, 몇몇의 실시예에서는 비-강자성 영역을 제1강자성 영역(6) 대신에 이용할 수도 있다.<133>
전도 영역 및 강자성 영역을 포함하고 있는 장치를 강자성 반도체 재료와 같은 물질로 이루어진 제1층을 증착시<134>
키고, 제3강자성 영역을 형성하기 위해서 제1층을 패턴화시키며, 패턴화된 제1층을 오버랩하는 비-강자성 반도
체 재료로 이루어진 제2층을 증착시키며, 비-강자성 영역을 형성하도록 제2층을 패턴화시킴으로써 제조할 수 있
다. 접합 영역은 최소한 제1 및 제2 재료들 사이의 경계 영역에 의해서 제공된다.
전도 영역 및 강자성 영역을 포함하는 장치를 주어진 형태의 영역을 형성하기 위하여 물질로 이루어진 층을 증<135>
착하고, 불순물을 선택적으로 주입함으로써 제조할 수 있다. 예를 들어, 제조 방법은 GaAs와 같은 비-강자성
재료의 층을 증착시키는 단계, Mn과 같은 자성 도펀트를 선택적으로 주입하여 제3강자성 영역을 형성하는 단계
를 포함할 수 있다. 선택적으로, 제조 방법은 (Ga,Mn)As와 같은 강자성 재료를 증착하는 단계, 및 실리콘과 같
은 도펀트를 선택적으로 주입하여 강자성 영역을 결함시키고(또는) 보상 반도체를 제공함으로써 제1강자성 영역
의 위치에 비-강자성 영역을 형성시키는 단계를 포함할 수 있다. 접합 영역은 최소한 주입 및 비-주입 영역 사
이의 경계 영역에 의해서 제공된다.
선택적 게이트 구조<136>
도 9 및 도 10에 나타낸 바와 같이, 개량 장치(1')는 측면 게이트(5)(도 1)가 상부 게이트(5')를 프리영역(8)의<137>
캡층(14)에 놓음으로써 대체되는 것을 제외하고는 상기한 장치(1)(도 1)와 유사하다. 상부 게이트(5')는 금속
이나 반도체와 같은 비-강자성 전도체로 구성된다.
이 예에서, 상부 게이트(5')는 에칭된 기판(13)으로부터 캡층(14)까지 뻗어 있다. 추가 절연체 층(54)은 비-강<138>
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자성 전도체(5')가 증착되기 전에 증착됨으로써, 측벽부(183)를 따라 뻗어 감에 따라 강자성 영역(8)을 전도체
(5')로부터 절연시킨다. 그러나, 분리된 측면 절연체 층(도시 생략)이 측벽부(183)에 제공될 수 있다.
따라서, 추가 절연체 층(54)은 생략될 수도 있다.
다른 게이트 장치가 사용될 수 있는 바, 예를 들어 하부 게이트가 사용될 수 있다.<139>
논리 게이트<140>
종래의 마이크로프로세서에 있어서, 논리 게이트는 출력했던 데이터를 대개 저장하지 않는다. 따라서, 논리 게<141>
이트나 이의 세트는 논리 연산을 수행하여 출력을 제공하며, 그 출력은 일반적으로 분리된 메모리에 저장된다.
출력을 저장하는 추가적인 단계는 컴퓨터 연산을 방해한다.
반대로, 상기 장치(1)는 단지 논리 게이트로서만 작동하고, 분리된 메모리에 출력을 저장하지 않고 연산 출력을<142>
저장할 수가 있다.
도 11에 나타낸 바와 같이, 도 4의 상기 장치(1)는 입력(A, B, T) 및 출력(VR)을 가진 논리 게이트 개념으로 나<143>
타나 있다.
입력(A)은 연산적으로 제3게이트(5)와 연결되어 자화 반전을 제어한다. 입력(B)는 연산적으로 레지스터(31)와<144>
연결되어 상기 레지스터(31) 및 상기 장치(1)를 통해 쓰기 또는 읽기 전류 펄스를 구동시킨다. 입력(T)은 연산
적으로 제1 및 제2 게이트(3, 4)와 연산적으로 연결되어 쓰기 또는 읽기를 위한 장치(1)를 설정한다. 출력(V
R)은 장치(1) 및 레지스터(31) 사이에서 취해진다.
이 예에서, 입력(A, B, T)은 소스(30, 32, 33, 34)(도 5)에 의해서 제공된다. 그러나, 입력은 다른 논리 게이<145>
트(도시 생략)에 의해서 제공되거나 제어 요소(도시 생략)에 의해서 제공될 수도 있다.
도 12에 나타낸 바와 같이, 장치(1)를 "쓰기" 상태로 전환하기 위해 입력(T=0)이 가해진다. 이는 VG1=VG2=-V1을,<146>
상기한 바와 같이, 제1 및 제2 게이트(3, 4)에 공급함으로써 얻어진다.
입력(A=0 또는 A=1)은 VG3=V2 또는 VG3=-V2를 각각 제3게이트(5)에 공급함으로써 가해진다.<147>
입력(B=0 또는 B=1)은 상기한 방법과 유사하게, 장치(1)를 통해서 어떠한 전류 펄스도 가하지 않거나 크기(Ic)<148>
를 가진 이중 펄스를 공급함으로써 가해진다.
도 13에 나타낸 바와 같이, 장치(1)를 "읽기" 상태로 전환하기 위해서는 입력(T=1)이 가해진다. 이는 VG1=VG2=V1<149>
을 제1 및 제2 게이트(2, 3)에 상기한 바와 같이 공급함으로써 얻어진다.
출력(VR)은 장치(1)를 통해 크기(Ip)를 가진 전류 펄스를 가하여 상기한 바와 같이 장치(1)에 걸친 바이어스(V<150>
R)를 측정함으로써 판독된다.
도 14에는, 장치(1)를 위한 진리표가 나타나 있다.<151>
논리 "AND"는 쓰기(A 및 B) 및 측정(VR)에 앞서 VR을 '0'으로 재설정함으로써 이루어진다. 논리 "NAND"는 쓰기<152>
(A 및 B) 및 측정(VR)에 앞서 VR을 '1'에 재설정함으로써 얻어진다. 논리 "CNOT"는 쓰기(A=1및 B=1)를 통해 이
루어진다.
자기 랜덤 액세스 메모리 어레이<153>
도 15에 나타낸 바와 같이, 본 발명에 따른 자기 랜덤 액세스 메모리(MRAM) 셀(55)은 세장형 전도 채널(56) 및<154>
게이트(57)를 포함한다. 빌딩 블록으로서의 메모리 셀(55)이 제2 고정영역(7), 제2 접합 영역(10), 대응하는
접합 게이트(4) 및 "보자력 튜닝" 게이트(5)를 필요로 하지 않는다는 것을 제외하고는, 상기 메모리 셀(55)은
전도 제어장치(1)와 유사하다. 그러나, 후기하는 바와 같이, 메모리 셀(55)은 중간 접합 영역에 의해서 분리된
강자성 영역과 인접한 고정 및 프리 영역이 교대로 나열되도록 배열되어 있다.
채널(56)은 상대적으로 높은 보자력 및 낮은 보자력을 가진 강자성 영역(58, 59)을 포함한다. 강자성 영역(58,<155>
59)은 패턴 층(67, 도 17a)으로서 동일 강자성 재료로 형성된다. 그러나, 강자성 영역(58, 59)은 강자성 재료
및 강자성 반도체와 같이 상이한 재료로 형성될 수도 있다.
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채널(56)은 자기적으로 강자성 영역(58, 59)을 분리하는 접합 영역(60)을 포함하고 있다.<156>
접합 영역(60)은 제1측벽(62) 및 제2측벽(63)의 부분(631) 사이의 협착부(61)에 의해서 한정된다. 평면도에서,<157>
제2측벽의 부분(631)은 제1측벽(24)를 향해 내향 노치(notch)를 제공한다.
도 16에는, 메모리 어레이(64, 도 17)의 일부(64')가 도시되어 있다.<158>
메모리 어레이(64')는 메모리 셀(55)의 어레이를 포함하고 있다. 각각의 메모리 셀(55)은 6F
2
의 단위 셀 크기<159>
를 가진다(여기서, F는 특정 크기임). 각각의 셀(55)은 게이트 라인(65) 및 전류 라인(66)을 통해서 어드레스
될 수 있다.
도 17a에 나타낸 바와 같이, 강자성 및 접합 영역(58, 59, 60)은 0.02의 망간 농도를 가진 갈륨-망간-비소 합금<160>
(Ga1-xMnxAs), 즉 Ga0.98Mn0.02As인 강자성 반도체를 포함하는 패턴형 강자성 층(67)으로 제공된다.
패턴형 강자성 층(67)은, 다른 절연체가 사용될 수도 있지만, 예로서, 비소화 알루미늄(AlAs)인 절연체로 구성<161>
된 동연의 절연체 층(68)상에 놓인다. 절연체 층은 강자성 반도체와 격자 정합되거나 격자 부정합될 수 있다.
절연체 층(68)은 반절연체 비소화 칼륨(GaAS)로 이루어진 부분 에칭된 기판(69)상에 놓인다. 비소화 알루미늄
(AlAs)로 이루어진 캡층(70)은 패턴형 강자성 층(67)상에 놓인다.
전류 라인(66)은 금속이나 과도핑된 반도체와 같은 전도체로 구성된다. 전류 라인(66)은 또한 비-강자성이 될<162>
수 있다. 금속으로 구성되거나 강자성 재료가 반도체일 경우, 전류 라인(66)은 또한 저항 접촉부로 작용할 수
있다. 처리 공정은 저항 접촉부를 형성하는 어닐링 단계를 포함할 수 있다. 이 예에서, 전류 라인(66)은
Ga0.98Mn0.02As에 대해서 저항 접촉부로 작용하는 Au/Zn 합금 및 상층의 금층(Au)을 포함하고 있다. 금/아연 층은
50 nm의 두께를 이루고, 금은 200 nm의 두께를 이룬다. 그러나, 다른 층 두께도 사용될 수 있다.
도 17b에 나타낸 바와 같이, 게이트 및 전류 라인(65, 66)은 중간 절연체 층(71)에 의해서 전기적으로 절연되어<163>
있다. 중간 절연체 층(71)은 결정질이거나 비정질일 수 있다. 이 예에서는, 이산화실리콘(SiO2)으로 구성되어
있지만, 실리콘질화물(Si3N4)과 같은 다른 절연체 재료가 사용될 수도 있다. 절연체 층(71)은 게이트 라인(65)
전에 증착된다.
게이트 라인(65)은 금속이나 과도핑된 반도체와 같은 전도체로 구성된다. 게이트 라인(65)은 비-강자성일 수<164>
있다. 이 예에서, 게이트(65)는 티타늄 스틱층 및 상부 금층(Au)으로 구성된다. 티타늄은 20 nm의 두께를 이
루고, 금은 200 nm의 두께를 갖지만, 다른 층 두께가 사용될 수도 있다.
메모리 어레이(64)는 도 16, 도 17a 및 도 17b에 나타낸 바와 같이 다르게 구성될 수 있다. 예를 들어, 게이트<165>
라인(65)은 패턴 강자성 층(67)과 평면을 이루도록 형성되고, 앞서 기술한 장치(1)(도 1)와 유사한 방법으로 패
턴 강자성 층(67)과 동일한 강자성 재료로 형성될 수 있다. 전류 라인(66)은 게이트 라인(65) 위에 형성될 수
있고, 특히 게이트 라인(65)이 패턴 강자성 층(67)과 평면을 이룰 경우에는 더욱 그러하다. 앞서 기술한 바와
같이, 표면이나 하부 게이트 구성이 측면 게이트 구성 대신에 사용될 수 있다.
선택적으로, 전도 층(도시 생략)을 절연체 층(68)에 증착시키고, 층(도시 생략)을 스트립(도시 생략)으로 패턴<166>
화시키며, 강자성 층을 전도성 및 절연체 재료의 스트립상에 증착시킴으로써, 전류 라인(66)을 강자성 층(67)
아래에 형성시킬 수가 있다. 강자성 층을 패턴화시키고, 게이트 라인을 한정하는 것은 동일 또는 다른 프로세
스 단계에서 일어날 수가 있다.
도 18에 나타낸 바와 같이, 메모리 어레이(64)는 열 디코더(72) 및 행 디코더(73)에 의해서 제어된다.<167>
열 디코더(72)는 게이트 라인(651, 65i-1, 65i, 65i 1, 65n)으로부터 게이트 라인을 선택하여 메모리 셀(551,1,<168>
551,j-2, 551,j-1, 551,j, 551,j 1, 551,j 2, 551,m, 55i-1,1, 55i-1,j-2, 55i-1,j-1, 55i-1,j, 55i-1,j 1, 55i-1,j 2, 55i-1,m, 55i,1,
55i,j-2, 55i,j-1, 55i,j, 55i,j 1, 55i,j 2, 55i,m, 55i 1,1, 55i 1,j-2, 55i 1,j-1, 55i 1,j, 55i 1,j 1, 55i 1,j 2, 55i 1,n, 55n,1,
55n,j-2, 55n,j-1, 55n,j, 55n,j 1, 55n,j 2, 55n,m)로부터 메모리 셀의 열을 어드레스할 수 있고, 바이어스(VL, VM 또는
VH)에서 선택 신호를 가하여 3개의 다른 채널 전도 영역들을 선택할 수가 있다.
바이어스(VL)를 가진 선택 신호는 접합 영역(60)에서의 전하 캐리어 밀도를 증가시켜서, 접합 영역(60)의 저항<169>
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을 감소시킴으로써, 바람직하게는 저항 전도체로서 전기 전도한다. 바이어스(VM)를 가진 선택 신호는 접합 영역
(60)의 전하 캐리어 밀도를 감소시켜서 접합 영역(60)이 공핍된다. 바이어스(VH)를 가진 선택 신호는 접합 영
역(60)의 전하 캐리어 밀도를 감소시켜서 접합 영역(60)이 강하게 공핍되는바, 즉, 바이어스(VH)가 가해진 공핍
영역은 VM 이 가해진 공핍 영역보다 더 크다. VM 및 VH는 VL과 반대 극성을 갖는다. 앞서 설명한 바와 같이, 이
러한 값은 반복 실험에 의해서 얻을 수가 있다.
행 디코더(73)는 전류 라인(661, 662, 66j-2, 66j-1, 66j, 66j 1, 66j 2, 66j 3, 66m, 66m 1)으로부터 인접한 한 쌍의<170>
전류 라인을 선택하여, 낮은 보자력 강자성 영역(59)의 임계 전류보다는 높지만 높은 보자력 강자성 영역(58)의
임계 전류 아래인 크기(｜IH｜)를 가진 쓰기 전류 펄스를 구동시키거나, 낮은 보자력 강자성 영역(59)의 임계
전류 아래의 크기(｜IM｜)를 가진 읽기 전류 펄스를 구동시킬 수가 있다. '0' 또는 '1'은 쓰기 전류 펄스의 극
성에 따라서 쓰여진다.
도 19에는, 쓰기 프로세스 동안의 메모리 어레이(64)의 일부(64')가 나타나 있다.<171>
바이어스(VL)를 가진 쓰기 선택 신호(74)가 열(i), 즉 게이트 라인(65i)에 가해지는 반면, 바이어스(VH)를 가진<172>
홀드 신호(75)는 게이트 라인(65i-1, 65i 1)을 포함하는 다른 열에 가해진다. 따라서, 열(i)의 메모리 셀(55i,j-1,
55i,j, 55i,j 1)의 접합 영역(60)은 저 저항을 갖는 반면, 다른 열(i-1, i 1)의 메모리 셀(55i-1,j-1, 55i-1,j, 55i-
1,j 1, 55i 1,j-1, 55i 1,j, 55i 1,j 1)의 접합 영역(60)은 고 저항을 갖게 된다.
쓰기 전류 펄스(76)는 행(j 및 j 1), 즉 전류 라인(66j, 66j 1)을 통해 구동된다. 전류 펄스(76)는 충분히 높은<173>
전류 밀도를 가진 메모리 셀(55i,j)을 통과하여 자화를 설정한다. 동일 행(j)에 있는 다른 메모리 셀(55i-1,j,
55i 1,j)은 이들 장치의 접합 영역(60)이 고 저항 상태에 있기 때문에 설정되지 않는다. 상기와 같이, 쓰기 전류
펄스(76)는 100 ns, 10 ns 또는 1 ns이하의 지속기간을 가질 수 있다. 이 예에서는 지속기간이 약 1 ns이다.
도 20에는 판독 공정 동안의 메모리 어레이(64)의 일부(64')가 도시되어 있다.<174>
바이어스(VM)를 가진 읽기 선택 신호(77)가 열(i), 즉 게이트 라인(65i)에 가해지는 반면, 바이어스(VH)를 가진<175>
홀드 신호(75)는 게이트 라인(65i-1, 65i 1)을 포함하는 다른 열에 가해진다. 따라서, 열(i)의 메모리 셀(55i,j-1,
55i,j, 55i,j 1)의 접합 영역(60)은 저 저항을 갖는 반면, 다른 열(i-1, i 1)의 메모리 셀(55i-1,j-1, 55i-1,j, 55i-
1,j 1, 55i 1,j-1, 55i 1,j, 55i 1,j 1)의 접합 영역(60)은 고 저항을 갖게 된다.
읽기 전류 펄스(78)는 행(j 및 j 1), 즉, 전류 라인(66j, 66j 1)을 통해 구동된다. 전류 펄스(74)는 충분히 높<176>
은 전류 밀도를 가진 메모리 셀(55i,j)을 통과하여 자화를 설정한다. 동일 행(j)에 있는 다른 메모리 셀(55i-1,j,
55i 1,j)은 이들 장치의 접합 영역(60)이고 저항 상태이기 때문에 설정되지 않는다.
전류 라인(66j, 66j 1)에 걸쳐 증가한 전압(Vs)은 행 디코더(73)에 의해서 측정되어 셀이 고 저항 상태("0")인지<177>
또는 저 저항 상태("1")인지를 결정한다.
많은 변형이 기술한 실시예에 대해서 만들어질 수 있는 것은 당연하다. 본 장치는 상기한 바와 같이 측면 장<178>
치일 필요가 없고, 필라(pillar)와 같은 수직 장치가 될 수 있다.
발명의 효과
본 발명은 상기한 바와 같은 구성에 의해서, 메모리 및/또는 논리회로에 사용되거나, 또는 자성 센서로서 사용<179>
되는 전도 제어장치를 제공하는 목적을 이룰 수가 있다.
상기 설명은 본 발명의 실시예들에 대해 이루어졌지만, 본 발명은 여기에 제한되지 않고, 다양한 변형 및 수정<180>
이 본 발명의 사상과 첨부된 특허청구범위를 벗어나지 않는 범위 내에서 이루어질 수 있음을 이 기술분야에서
통상의 지식을 가진 자는 용이하게 이해할 것이다.
도면의 간단한 설명
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도 1은 본 발명에 따른 전도 제어장치를 나타낸 사시도,<1>
도 2는 도 1의 장치를 나타낸 평면도,<2>
도 3은 도 2의 선 A-A'을 따라 취한 단면도,<3>
도 4는 도 1의 장치에서의 강자성 영역에 대한 자화를 나타낸 개략 설명도,<4>
도 5는 도 1의 장치에 대한 작동을 나타낸 개략도,<5>
도 6은 쓰기 주기 동안 도 1의 장치에 가해질 수 있는 게이트 바이어스, 전류 펄스 및 자기장을 나타낸 설명도,<6>
도 7은 읽기주기 동안 도 1의 장치에 가해질 수 있는 게이트 바이어스 및 전류 펄스를 나타낸 설명도,<7>
도 8a 내지 도 8d는 도 1의 장치를 제조하는 방법을 나타낸 예시도,<8>
도 9는 본 발명에 따른 다른 전도 제어장치를 나타낸 평면도,<9>
도 10은 도 9의 선 B-B'을 따라 취한 단면도,<10>
도 11은 논리 게이트로서 사용되는 도 1의 장치를 나타낸 설명도,<11>
도 12는 쓰기 주기 동안 도 9의 장치에 가해질 수 있는 게이트 바이어스, 전류 펄스 및 자기장을 나타낸<12>
설명도,
도 13은 읽기 주기 동안 도 9의 장치에 가해질 수 있는 게이트 바이어스 및 전류 펄스를 나타낸 설명도,<13>
도 14는 도 11의 장치용 진리표.<14>
도 15는 본 발명에 따른 메모리 셀을 나타낸 개략도,<15>
도 16은 도 15의 메모리 셀을 포함하고 있는 메모리 어레이의 부분 예시도,<16>
도 17a 및 17b는 도 15의 선 C-C' 및 D-D'을 따라 각각 취한 메모리 셀의 단면도,<17>
도 18은 구동 회로소자를 포함하고 있는 메모리 어레이의 개략도,<18>
도 19는 도 18의 메모리 어레이에 있는 메모리 셀의 쓰기를 나타내고 있는 예시도, 및<19>
도 20은 도 18의 메모리 어레이에 있는 메모리 셀의 읽기를 나타내고 있는 예시도이다.<20>
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도면
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