고집적 비휘발성 메모리 및 내부 직렬 버스들에 의한 방법(HIGHLY COMPACT NON-VOLATILE MEMORY AND METHOD THEREFORWITH INTERNAL SERIAL BUSES)

(19) 대한민국특허청(KR)
(12) 등록특허공보(B1)
(45) 공고일자 2012년08월16일
(11) 등록번호 10-1174306
(24) 등록일자 2012년08월09일
(51) 국제특허분류(Int. Cl.)
G11C 16/00 (2006.01) G11C 16/06 (2006.01)
(21) 출원번호 10-2005-7005121
(22) 출원일자(국제) 2003년09월18일
심사청구일자 2008년09월03일
(85) 번역문제출일자 2005년03월24일
(65) 공개번호 10-2005-0084588
(43) 공개일자 2005년08월26일
(86) 국제출원번호 PCT/US2003/029182
(87) 국제공개번호 WO 2004/029978
국제공개일자 2004년04월08일
(30) 우선권주장
10/254,919 2002년09월24일 미국(US)
(56) 선행기술조사문헌
KR1019980064679 A*
*는 심사관에 의하여 인용된 문헌
(73) 특허권자
쌘디스크 코포레이션
미합중국, 캘리포니아주 95035, 밀피타스, 맥카시
볼레바드 601
(72) 발명자
세르네아, 라울- 아드리안
미국, 캘리포니아 95054, 산타 클라라, 애그뉴 로
드 889
(74) 대리인
송범엽, 박경재
전체 청구항 수 : 총 20 항 심사관 : 석상문
(54) 발명의 명칭 고집적 비휘발성 메모리 및 내부 직렬 버스들에 의한 방법
(57) 요 약
병렬로 다수의 다중 판독/기입 회로들을 가진 다수의 메모리 셀들을 판독 및 기입할 수 있는 비휘발성 메모리 장
치는 다중 판독/기입 회로들의 리던던시를 최소로 감소시키는 아키텍쳐를 가진다. 다중 판독/기입 회로들은 유
사한 구성요소들의 스택의 뱅크로 구성된다. 일측면에서, 각각의 구성요소들의 스택은 병렬 용도를 요구하지 않
는 공통 서브구성요소들을 분해하고 직렬로 공통 구성요소로서 상기 서브구성요소들을 공유하는 각각의 구성요소
들을 가진다. 각 스택 사이의 리던던트 회로들은 요소에서 제외한다. 다른 측면에서, 직렬 버스는 각 스택에서
구성요소들 간의 소통을 허용하며, 이로써 스택에서 최소화되도록 커넥션들의 수를 감소시킨다. 버스 제어기는
상기 구성요소들 및 직렬 버스를 통한 그들의 상호작용들의 작동을 제어하도록 제어 및 타이밍 신호들을 전송한
다. 바람직한 실시예에서, 모든 유사한 스택들에서 해당 구성요소들의 버스 트랜잭션들은 동시에 제어된다.
대 표 도 - 도10
등록특허 10-1174306
- 1 -
특허청구의 범위
청구항 1
비휘발성 메모리 장치에 있어서,
메모리 셀들의 어레이;
상기 어레이 중 한 세트의 메모리 셀들에 병렬로 동작하기 위한 한 세트의 판독/기입 회로들;
상기 한 세트의 판독/기입 회로들은 스택들(stacks)의 뱅크(bank)로 편성되며, 복수의 구성요소들(components)
을 가지고, 상기 스택들의 뱅크는 병렬로 동작하며, 상기 스택들의 각 스택은 상기 한 세트의 메모리 셀들의 각
서브세트에 병렬로 제공되고, 상기 각 스택은 상기 복수의 구성요소들의 서브세트를 포함함;
상기 복수의 구성요소들의 서브세트의 개개의 구성요소들 간을 결합하는, 각각의 스택을 위한 스택 버스; 및
상기 개개의 구성요소들에 결합되어 상기 개개의 구성요소들의 동작들을 상기 스택 버스와 함께 제어하는 스택
버스 제어기;
를 포함하는 비휘발성 메모리 장치.
청구항 2
제1항에 있어서, 상기 개개의 구성요소들 간에 데이터가 교환되고, 상기 스택 버스는 데이터를 순차적으로 전송
하는 시리얼 버스인 것을 특징으로 하는 비휘발성 메모리 장치.
청구항 3
제1항에 있어서, 상기 뱅크 내의 개개의 스택들은 서로 유사하고, 상기 비휘발성 메모리 장치는 상기 스택 버스
제어기를 상기 뱅크 내의 스택들 중 대응하는 구성요소들에 동시에 접속시키는 하나 이상의 제어 라인을 더 포
함하는 것을 특징으로 하는 비휘발성 메모리 장치.
청구항 4
제1항에 있어서, 상기 스택 버스는 제1 및 제2 세그먼트들로 더 분할되는데, 상기 제1 세그먼트는 각각의 스택
중 제1 그룹의 개개의 구성요소들에 결합되고, 상기 제2 세그먼트는 각각의 스택 중 제2 그룹의 개개의 구성요
소들에 결합되며, 상기 개개의 구성요소들 중 적어도 하나는 상기 제1 및 제2 그룹들에 공통인 것을 특징으로
하는 비휘발성 메모리 장치.
청구항 5
비휘발성 메모리 장치에 있어서,
메모리 셀들의 어레이;
상기 어레이 중 한 세트의 메모리 셀들에 병렬로 동작하기 위한 한 세트의 판독/기입 회로들;
상기 한 세트의 판독/기입 회로들은 스택들(stacks)의 뱅크(bank)로 편성되며, 복수의 구성요소들(components)
을 가지고, 상기 스택들의 뱅크는 병렬로 동작하며, 상기 스택들의 각 스택은 상기 한 세트의 메모리 셀들의 각
서브세트에 병렬로 제공되고, 상기 각 스택은 상기 복수의 구성요소들의 서브세트를 포함함;
상기 복수의 구성요소들의 상기 서브세트의 개개의 구성요소들 간을 결합하는, 각각의 스택을 위한 스택 버스;
및
상기 개개의 구성요소들의 동작들을 상기 스택 버스와 함께 제어하기 위한 수단;
을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
청구항 6
제5항에 있어서, 상기 개개의 구성요소들 간에 데이터가 교환되고, 상기 스택 버스는 데이터를 순차적으로 전송
하는 시리얼 버스인 것을 특징으로 하는 비휘발성 메모리 장치.
등록특허 10-1174306
- 2 -
청구항 7
제5항에 있어서, 상기 뱅크 내의 개개의 스택들은 서로 유사하고, 상기 제어하기 위한 수단은 상기 뱅크 내의
스택들 중 대응하는 개개의 구성요소들에 동시에 접속하여 제어 신호들을 상기 개개의 구성요소들에 송신하기
위한 하나 이상의 제어 라인을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
청구항 8
제5항에 있어서, 상기 스택 버스는 제1 및 제2 세그먼트들로 더 분할되는데, 상기 제1 세그먼트는 각각의 스택
중 제1 그룹의 개개의 구성요소들에 결합되고, 상기 제2 세그먼트는 각각의 스택 중 제2 그룹의 개개의 구성요
소들에 결합되며, 상기 개개의 구성요소들 중 적어도 하나는 상기 제1 및 제2 그룹들에 공통인 것을 특징으로
하는 비휘발성 메모리 장치.
청구항 9
제1항 내지 제8항 중 어느 한 항에 있어서, 상기 메모리 셀들의 어레이는 플래시 EEPROM 셀들로 구성되는 것을
특징으로 하는 비휘발성 메모리 장치.
청구항 10
제1항 내지 제8항 중 어느 한 항에 있어서, 상기 메모리 셀들의 어레이는 플래시 NROM 셀들로 구성되는 것을 특
징으로 하는 비휘발성 메모리 장치.
청구항 11
제1항 내지 제8항 중 어느 한 항에 있어서, 각각의 메모리 셀이 1 비트의 데이터를 저장하는 것을 특징으로 하
는 비휘발성 메모리 장치.
청구항 12
제1항 내지 제8항 중 어느 한 항에 있어서, 각각의 메모리 셀이 1 비트 이상의 데이터를 저장하는 것을 특징으
로 하는 비휘발성 메모리 장치.
청구항 13
비휘발성 메모리 장치에서 한 세트의 판독/기입 회로들 간의 접속 수를 감소시키는 방법에 있어서,
상기 한 세트의 판독/기입 회로들을 복수의 구성요소들로 분할하는 단계;
상기 한 세트의 판독/기입 회로들을 스택들의 뱅크로 편성하는 단계로서, 각각의 스택은 상기 뱅크 내의 다른
스택들에 대응하는 개개의 구성요소들을 포함함;
각각의 스택의 개개의 구성요소들을 버스에 의해 결합하는 단계; 및
상기 스택들의 뱅크가 병렬로 동작하도록, 각각의 스택의 개개의 구성요소들에 제어 신호들을 송신함으로써, 각
각의 스택의 개개의 구성요소들의 동작들과 각각의 스택의 버스를 제어하는 단계;
를 포함하는 것을 특징으로 하는 한 세트의 판독/기입 회로들 간의 접속 수를 감소시키는 방법.
청구항 14
제13항에 있어서,
상기 개개의 구성요소들 간에 데이터를 교환하는 단계; 및
상기 개개의 구성요소들 간에 데이터를 상기 버스에 의해 순차적으로 전송하는 단계;
를 더 포함하는 것을 특징으로 하는 한 세트의 판독/기입 회로들 간의 접속 수를 감소시키는 방법.
청구항 15
제13항에 있어서, 상기 제어 신호들을 상기 뱅크 내의 모든 스택의 유사한 개개의 구성요소들에 동시에 송신하
등록특허 10-1174306
- 3 -
는 단계를 더 포함하는 것을 특징으로 하는 한 세트의 판독/기입 회로들 간의 접속 수를 감소시키는 방법.
청구항 16
제13항에 있어서,
상기 버스를 제1 및 제2 세그먼트들로 분할하는 단계;
상기 제1 세그먼트를 각각의 스택 중 제1 그룹의 개개의 구성요소들에 결합하는 단계; 및
상기 제2 세그먼트를 각각의 스택 중 제2 그룹의 개개의 구성요소들에 결합하는 단계;
를 더 포함하고, 상기 개개의 구성요소들 중 적어도 하나는 상기 제1 및 제2 그룹들에 공통인 것을 특징으로 하
는 한 세트의 판독/기입 회로들 간의 접속 수를 감소시키는 방법.
청구항 17
제13항 내지 제16항 중 어느 한 항에 있어서, 상기 비휘발성 메모리 장치의 메모리 셀들의 어레이는 EEPROM 셀
들로 구성되는 것을 특징으로 하는 한 세트의 판독/기입 회로들 간의 접속 수를 감소시키는 방법.
청구항 18
제13항 내지 제16항 중 어느 한 항에 있어서, 상기 비휘발성 메모리 장치의 메모리 셀들의 어레이는 NROM 셀들
로 구성되는 것을 특징으로 하는 한 세트의 판독/기입 회로들 간의 접속 수를 감소시키는 방법.
청구항 19
제13항 내지 제16항 중 어느 한 항에 있어서, 상기 비휘발성 메모리 장치의 각각의 메모리 셀이 1 비트의 데이
터를 저장하는 것을 특징으로 하는 한 세트의 판독/기입 회로들 간의 접속 수를 감소시키는 방법.
청구항 20
제13항 내지 제16항 중 어느 한 항에 있어서, 상기 비휘발성 메모리 장치의 각각의 메모리 셀이 1 비트 이상의
데이터를 저장하는 것을 특징으로 하는 한 세트의 판독/기입 회로들 간의 접속 수를 감소시키는 방법.
명 세 서
기 술 분 야
본 발명은 전기적 소거가능 프로그램 가능 판독 전용 메모리(EEPROM) 및 플랫 EEPROM 같은 비휘발성 반도체 메[0001]
모리, 특히 고집적 및 고성능 기입 및 판독 회로들을 가진 메모리에 관한 것이다.
배 경 기 술
전하를 비휘발성으로 저장할 수 있는 고형 메모리(특히, 소형 폼 팩터 카드로서 패키지화된 EEPROM 및 플래시[0002]
EEPROM 형태)가 최근에 다양한 모바일 및 휴대용 장치(특히, 정보 기기와 소비자 전자 제품)에서 선택되는 저장
장치가 되었다. 고형 메모리인 RAM(랜덤 액세스 메모리)과 달리, 플래시 메모리는 비휘발성이고 전력이 오프된
후에도 저장된 데이터를 유지한다. 더 높은 가격에도 플래시 메모리는 대용량 저장을 위한 용도로 사용이 점점
증가하고 있다. 하드 드라이브와 플로피 디스크 같은 회전 자기 매체에 기초한 종래의 대용량 저장장치는 모바
일 및 휴대용 환경에 적당하지 않다. 디스크 드라이브는 부피가 큰 경향이 있고 기계적 결함을 갖기 쉽고 긴 대
기 시간과 높은 전력을 요구하기 때문이다. 이러한 바람직하지 않은 속성으로 인해, 디스크 기반 저장장치는 대
부분의 모바일 및 휴대를 위한 용도로 실용적이지 안다. 반편, 제거 가능한 카드 형태이고 내장되는 플래시 메
모리는 크기가 작고 전력 소비가 적고 고속이고 신뢰성이 높은 특징으로 인해 모바일 및 휴대용 환경에서 이상
적으로 적합하다.
EEPROM 및 전기적으로 프로그램 가능한 판독 전용 메모리(EPROM)는 소거되고 그들의 메모리 셀들에 기입되거나[0003]
"프로그램되는" 새로운 데이타를 가지는 비휘발성 메모리이다. 상기 메모리들은 소스 및 드레인 영역들 사이에
서 반도체 기판의 채널 영역상에 배치되는 전계 효과 트랜지스터 구조에서 플로팅(접속되지 않은) 도전성 게이
트를 사용한다. 제어 게이트는 플로팅 게이트상에 배치된다. 트랜지스터의 임계 전압 특성은 플로팅 게이트상
에 유지되는 전하량에 의해 제어된다. 즉, 플로팅 게이트상 전하의 주어량 레벨에 대해, 트랜지스터가
등록특허 10-1174306
- 4 -
"온되어" 소스 및 드레인 영역들 사이에 도전이 이루어지기 전에 제어 게이트에 인가되어야 하는 대응하는 전압
(임계치)가 있다.
플로팅 게이트는 전하 범위를 보유하고 임계 전압 윈도우 내의 임의의 임계 전압 레벨로 프로그램될 수 있다.[0004]
임계 전압 윈도우의 크기는 장치의 최소 및 최대 임계 레벨들에 의해 범위가 정해지고, 이것은 플로팅 게이트에
프로그램될 수 있는 전하들의 범위에 대응한다. 임계 윈도우는 일반적으로 메모리 장치의 특성, 동작 조건 및
히스토리에 따른다. 윈도우 내의 각각의 독특한 분석 가능한 임계 전압 레벨 범위는 원칙적으로 셀의 명확한 메
모리 상태를 지정하기 위하여 사용된다.
메모리 셀로서 작용하는 트랜지스터는 통상적으로 두 개의 메커니즘 중 하나에 의해 "프로그램된" 상태로 프로[0005]
그램된다. "핫 전자 주입" 시, 드레인에 인가되는 고전압이 기판 채널 영역을 가로질러 전자들을 가속시킨다.
동시에, 제어 게이트에 인가된 전압이 얇은 게이트 유전체를 통하여 플로팅 게이트로 핫 전자들을 당긴다. "터
널링 주입" 시, 고전압이 기판에 관련하여 제어 게이트에 인가된다. 이런 방식에서, 전자들은 기판으로부터 플
로팅 게이트로 당겨진다.
메모리 장치는 다수의 메커니즘에 의해 소거될 수 있다. EPROM에서, 메모리는 자외선 방사선에 의해 플로팅 게[0006]
이트로부터 전자를 제거함으로써 벌크 소거가능하다. EEPROM에서, 메모리 셀은 얇은 산화물을 통하여 기판 채널
영역으로 터널링(즉, 파울러 노르트하임(Fowler-Nordheim) 터널링)하도록 플로팅 게이트의 전자들을 유도하기
위하여 제어 게이트에 관련하여 기판에 고전압을 인가함으로써 전기적으로 소거 가능하다. 통상적으로, EEPROM
은 바이트 단위로 소거 가능하다. 플래시 EEPROM에서, 메모리는 한 번에 하나 또는 하나 이상의 블록을 전기적
으로 소거할 수 있는데, 한 블록은 512 바이트 이상의 메모리로 구성된다.
비휘발성 메모리 셀들의 예[0007]
메모리 장치들은 통상적으로 카드상에 장차될 수 있는 하나 이상의 메모리 칩들을 포함한다. 각각의 메모리 칩[0008]
은 디코더들 및 소거, 기입 및 판독 회로들 같은 주변 회로들에 의해 지원되는 메모리 셀들의 어레이를 포함한
다. 보다 정교한 메모리 장치들은 지능적이고 보다 높은 레벨의 메모리 동작들 및 인터페이싱을 수행하는 제어
기가 된다. 오늘날 사용되는 상업적으로 성공적인 비휘발성 고형 메모리 장치들이 많이 있다. 이들 메모리 장
치들은 다른 형태의 메모리 셀들을 사용하고, 각각의 형태는 하나 이상의 전하 저장 엘리먼트를 가진다.
도 1A-1E는 여러 실시예들의 비휘발성 메모리 셀들을 도시한다.[0009]
도 1A는 전하를 저장하기 위한 플로팅 게이트를 가진 EEPROM 셀 형태의 비휘발성 메모리를 개략적으로[0010]
도시한다. 전기적으로 소저가능하고 프로그램 가능한 판독 전용 메모리(EEPROM)은 EPROM과 유사한 구조를 가지
지만, 부가적으로 UV 방사선에 노출할 필요없이 적당한 전압들의 인가후 플로팅 게이트로부터 전기적으로 전하
를 로딩 및 제거하는 메카니즘을 제공한다. 상기 셀들 및 그 제조 방법은 미국특허 5,595,924에 제공된다.
도 1B는 선택 게이트 및 제어 또는 조종 게이트 모두를 가진 플래시 EEPROM 셀을 개략적으로 도시한다. 메모리[0011]
셀(10)은 소스(14) 및 드레인(16) 발산부들 사이에 "분리된 채널"(12)을 가진다. 셀은 직렬의 두개의 트랜지스
터들(T1 및 T2)을 효과적으로 가진다. T1은 플로팅 게이트(20) 및 제어 게이트(30)를 가진 메모리 트랜지스터
로서 사용한다. 플로팅 게이트는 선택할 수 있는 양의 전하를 저장할 수 있다. 채널의 T1 부분을 통하여 흐를
수 있는 전류의 양은 제어 게이트(30)상 전압 및 간섭 플로팅 게이트(20)상에 잔류하는 전하량에 따른다. T2는
선택 게이트(40)를 가진 선택 트랜지스터로서 사용한다. T2가 선택 게이트(40)의 전압에 의해 턴온될때, 채널
의 T1 부분의 전류는 소스 및 드레인 사이로 통과된다. 선택 트랜지스터는 제어 게이트의 전압과 무관한 소스
드레인 채널을 따라 스위칭을 제공한다. 한가지 장점은 플로팅 게이트에서 전하 공핍(양의)로 인한 제로 제어
게이트 전압으로 여전히 도통하는 셀들을 턴오프하기 위하여 사용되는 것이다. 다른 장점은 소스측 주입 프로
그래밍이 보다 쉽게 실행되는 것이다.
분리된 메모리 셀의 하나의 간단한 실시예는 선택 게이트 및 제어 게이트가 도 1B에 도시된 점선에 의해 개략적[0012]
으로 도시된 바와같이 동일한 워드 라인에 접속되는 것이다. 이것은 채널의 일부상에 배치된 전하 저장 엘리먼
트(플로팅 게이트) 및 다른 채널 위치뿐 아니라 전하 저장 엘리먼트상에 배치된 제어 게이트 구조(워드 라인의
일부임)를 가짐으로써 달성된다. 이것은 직렬의 두개의 트랜지스터들을 가진 셀을 효과적으로 형성하고, 전하
저장 엘리먼트상 전하량 및 워드 라인상 전압의 결합을 가진 하나(메모리 트랜지스터)는 채널 부분을 통하여 흐
를 수 있는 전류를 제어하고, 다른 하나(선택 트랜지스터)는 그 게이트로서 사용하는 워드 라인만을 가진다.
상기 셀들의 예, 메모리 시스템들의 용도들 및 제조 방법들은 미국특허번호 5,070,032, 5,095,344, 5,315,541,
5,343,063 및 5,661,053에 제공된다.
등록특허 10-1174306
- 5 -
도 1B에 도시된 분할 채널 셀의 보다 한정된 실시예는 선택 게이트 및 제어 게이트가 그들 사이에서 점선에 의[0013]
해 접속되지 않고 독립적일때이다. 하나의 구현예는 워드 라인에 수직인 제어(또는 조정) 라인에 접속된 셀들
의 어레이에 하나의 컬럼의 제어 게이트들을 가진다. 그 효과는 선택된 셀을 판독 또는 프로그래밍할때 워드
라인이 동시에 두개의 기능들을 수행하도록 하는 것을 경감시킨다. 상기 두개의 기능들은 (1) 선택 트랜지스터
의 게이트로서 사용하여, 선택 트랜지스터를 턴온하고 턴오프하는 적당한 전압을 요구하고, (2) 워드 라인 및
전하 저장 엘리먼트 사이의 전계(용량성) 결합을 통해 목표된 레벨로 전하 저장 엘리먼트의 전압을 구동하는 것
이다. 종종 단일 전압으로 최적의 방식으로 이들 기능들 모두를 수행하는 것은 어렵다. 제어 게이트 및 선택
게이트의 독립된 제어로 인해, 워드 라인은 부가된 제어 라인이 기능(2)를 수행하는 동안(2) 단지 기능(1)을 수
행할 필요가 있다. 이런 능력은 프로그래밍 전압이 목표된 데이타로 준비되는 보다 높은 성능의 프로그램을 설
계자에게 허용한다. 플래시 EEPROM 어레이에서 독립적인 제어(또는 조정) 게이트들의 사용은 예를들어 미국특
허 5,313,421 및 6,222,762에 기술된다.
도 1C는 듀얼 플로팅 게이트들 및 독립적인 선택 및 제어 게이트들을 가진 다른 플래시 EEPROM 셀을 개략적으로[0014]
도시한다. 메모리 셀(10)은 직렬의 3개의 트랜지스터들을 효과적으로 가진다는 것을 제외하고 도 1B와 유사하
다. 이런 형태의 셀에서, 두개의 저장 엘리먼트들(즉, T1 좌측 및 T1 우측)은 그들 사이에 선택 트랜지스터
(T1)을 가진 소스 및 드레인 확산부들 사이의 채널상에 포함된다. 메모리 트랜지스터들은 플로팅 게이트들(20
및 20'), 및 제어 게이트(30 및 30')을 각각 가진다. 선택 트랜지스터(T2)는 선택 게이트(40)에 의해
제어된다. 임의의 시간에, 단지 한쌍의 메모리 트랜지스터들이 판독 또는 기입을 위하여 액세스된다. 저장 유
니트 T1(좌측)이 액세스될때, 양쪽 T2 및 T1(우측)은 채널의 T1(좌측 부분)의 전류가 소스 및 드레인 사이로 통
과되게 한다. 유사하게, 저장 유니트 T1(우측)이 액세스될때, T2 및 T1(좌측)은 턴온된다. 소거는 플로팅 게
이트에 밀접하게 선택 게이트 폴리실리콘의 일부를 가지고 실질적인 양의 전압(예를들어, 20V)을 선택 게이트에
인가하여 플로팅 게이트내에 저장된 전자들이 선택 게이트 폴리실리콘으로 터너될 수 있음으로써 이루어진다.
도 1D는 NAND 셀에 구성된 메모리 셀들의 열을 개략적으로 도시한다. NAND 셀(50)은 소스 및 드레인들에 의해[0015]
데이지 체인된 일련의 메모리 트랜지스터들(M1, M2, Mn(n=4,8,16 또는 그 이상)로 구성된다. 한쌍의 선택 트랜
지스터들(S1, S2)은 NAND 셀의 소스 터미널(54) 및 드레인 터미널(56)을 통하여 외부로 메모리 트랜지스터 체인
의 접속을 제어한다. 메모리 어레이에서, 소스 선택 트랜지스터(S1)가 턴온될때, 소스 터미널은 소스 라인에
결합된다. 유사하게, 드레인 선택 트랜지스터(S2)가 턴온될때, NAND 셀의 드레인 터미널은 메모리 어레이의 비
트 라인에 결합된다. 체인의 각각의 메모리 트랜지스터는 의도된 메모리 상태를 나타내기 위하여 주어진 양의
전하를 저장하도록 전하 저장 엘리먼트를 가진다. 각각의 메모리 트랜지스터의 제어 게이트는 판독 및 기입 동
작들을 통해 제어를 제공한다. 각각의 선택 트랜지스터들(S1, S2)의 제어 게이트는 소스 터미널(54) 및 드레인
터미널(56)을 통하여 NAND 셀에 대한 제어 액세스를 제공한다.
NAND 셀내의 어드레스된 메모리 트랜지스터가 판독되고 프로그래밍 동안 증명될때, 제어 게이트는 적당한 전압[0016]
으로 공급된다. 동시에, NAND 셀(50)의 비어드레스된 메모리 트랜지스터의 나머지는 제어 게이트들상에 충분한
전압의 인가에 의해 완전히 턴온된다. 이런 방식에서, 도전 경로는 각각의 메모리 트랜지스터의 소스로부터
NAND 셀의 소스 터미널(54)로 이와 같이 각각의 메모리 트랜지스터의 드레인에서 셀의 드레인 터미널(56)로 형
성된다. NAND 셀 구조를 가진 메모리 장치들은 미국특허 5,570,315, 5,903,495, 6,046,935에 기술된다.
도 1E는 전하를 저장하기 위한 유전층을 가진 비휘발성 메모리를 개략적으로 도시한다. 상기된 도전성 플로팅[0017]
게이트 엘리먼트들 대신, 유전층이 사용된다. 유전체 저장 엘리먼트를 사용하는 상기 메모리 장치들은 2000년
11월 Eitan 등에 의해 'NROM; A Novel Localized Trapping, 2 Bit Nonvolatile Memory Cell" IEEE Electron
Device Letters, 21권 11번 543-545에 기술되었다. ONO 유전층은 소스 및 드레인 확산부들 사이의 채널을 가로
질러 연장한다. 하나의 데이타 비트에 대한 전하는 드레인에 인접한 유전층에 배치되고, 다른 데이타 비트에
대한 전하는 소스에 인접한 유전층에 배치된다. 예를들어, 미국특허 5,768,192 및 6,011,725는 두개의 실리콘
이산화물 층들 사이에 샌드위치된 트랩핑 유전체를 가진 비휘발성 메모리 셀을 개시한다. 다중 상태 데이타 자
장은 유전체내의 공간적으로 분리된 전하 저장 영역들의 이진 상태들을 각각 판독함으로써 실행된다.
메모리 어레이[0018]
메모리 장치는 로우들(rows)과 칼럼들(columns)로 배열되고 워드 라인들과 비트 라인들에 의해 어드레스 가능한[0019]
메모리 셀들의 2차원 어레이로 구성된다. 어레이는 NOR 타입 또는 NAND 타입 아키텍처에 따라 형성된다.
NOR 어레이[0020]
등록특허 10-1174306
- 6 -
도 2는 메모리 셀들의 NOR 어레이의 실시예를 도시한다. NOR 타입 아키텍처를 가진 메모리 장치들이 도 1B 또는[0021]
1C에 도시된 형태의 셀들로 구현되었다. 각 로우의 메모리 셀들은 데이지 체인 방식으로 소스들과 드레인들에
의해 접속된다. 이런 설계를 가상 접지 설계라 한다. 각각의 메모리 셀(10)은 소스(14), 드레인(16), 제어 게이
트(30) 및 선택 게이트(40)를 가진다. 로우의 셀들은 워드 라인(42)에 접속된 선택 게이트들을 가진다. 칼럼의
셀들은 선택된 비트 라인들(34 및 36)에 각각 접속된 소스들과 드레인들을 가진다. 메모리 셀들이 제어 게이트
및 독립적으로 제어되는 선택 게이트를 가지는 몇몇 실시예에서, 조종 라인(35)이 칼럼에서 셀들의 제어 게이트
들을 접속시킨다.
많은 플래시 EEPROM 장치들은 각각에 제어 게이트 및 함께 접속된 선택 게이트가 형성되는 메모리 셀들로 구현[0022]
된다. 이 경우, 각각의 로우를 따라 셀들의 제어 게이트들 및 선택 게이트들 모두를 간단히 접속시키는 조종
라인들 및 워드 라인에 대한 필요가 없다. 이들 설계들의 예들은 미국특허 5,172,238 및 5,418,752에
개시된다. 이들 설계들에서, 워드 라인은 필수적으로 두개의 기능들을 수행한다 : 로우 선택 및 판독 또는 프
로그램을 위하여 로우에서 모든 셀들에 제어 게이트 전압 공급.
NAND 어레이[0023]
도 3은 도 1D에 도시된 바와같은 메모리 셀들의 NAND 어레이의 실시예를 도시한다. NAND 셀들의 각각의 컬럼에[0024]
따라, 비트 라인은 각각의 NAND 셀의 드레인 터미널(56)에 결합된다. 각각의 NAND 셀들의 로우를 따라, 소스
라인은 모든 소스 터미널들(54)과 접속할 수 있다. 또한 로우를 따르는 NAND 셀들의 제어 게이트들은 대응하는
일련의 워드 라인들에 접속된다. NAND 셀들의 전체 로우는 접속된 워드 라인들을 통하여 제어 게이트들상에 적
당한 전압을 가진 선택 트랜지스터들(도 1D 참조)의 쌍을 턴온함으로써 어드레스될 수 있다. NAND 셀의 체인내
의 메모리 트랜지스터가 판독될때, 체인의 나머지 메모리 트랜지스터들은 연관된 워드 라인들을 통하여 턴온되
어, 체인을 통하여 흐르는 전류는 판독되는 셀에 저장된 전하 레벨을 필수적으로 따른다. NAND 아키텍쳐 어레
이의 실시예는 메모리 시스템 부분과 같은 동작은 미국특허 5,570,315, 5774,397 및 6,046,935에서 발견된다.
블록 소거[0025]
전하 저장 메모리 장치들의 프로그래밍은 전하 저장 엘리먼트들에 보다 많은 전하를 부가하게 한다. 그러므로,[0026]
프로그램 동작 전에, 전하 저장 엘리먼트의 존재하는 전하는 제거되어야 한다(또는 소거되어야 한다), 소거 회
로들(도시되지 않음)은 하나 이상의 메모리 셀들을 소거하기 위하여 제공된다. EEPROM 같은 비휘발성 메모리는
셀들의전체 어레이, 또는 어레이 셀들의 중요 그룹들이 전기적으로 함께 소거될때(즉, 플래시시) "플래시"
EEPROM이라 한다. 일단 소거되면, 셀들의 그룹은 재프로그램될 수 있다.
소거 가능한 셀들의 그룹은 함께 하나 이상의 어드레스 가능한 소거 유니트를 구성할 수 있다. 소거 유니트 또[0027]
는 블록은 통상적으로 하나 이상의 데이타 페이지들을 저장하고, 상기 페이지는 비록 하나 이상의 페이지가 단
일 동작에서 프로그램되거나 판독될지라도 프로그래밍 및 판독 유니트이다. 통상적으로 각각의 페이지는 하나
이상의 데이타 섹터들을 저장하고, 상기 섹터의 크기는 호스트 시스템에 의해 한정된다. 하나의 예는 자기 디
스크 드라이브들로 표준 설정된 다음 512 바이트의 사용자 데이타의 섹터, 플러스 사용자 데이타 및/또는 저장
되는 블록에 관한 오버헤드 정보의 몇몇 수의 바이트들이다.
판독/기입 회로들[0028]
일반적인 두개의 상태 EEPROM 셀에서, 적어도 하나의 전류 브레이크포인트 레벨은 두개의 영역들로 도전 윈도우[0029]
를 분할하기 위하여 설정된다. 셀이 소정, 고정된 전압을 인가함으로써 판독될때, 소스/드레인 전류는 브레이
크포인트 레벨(또는 기준 전류 IREF)와 비교하여 메모리 상태로 결정된다. 만약 전류 판독이 브레이크포인트 레
벨보다 높으면, 셀은 하나의 로직 상태(예를들어, "제로" 상태)로 결정된다. 다른 한편, 만약 전류가 브레이크
포인트 레벨 미만이면, 셀은 다른 로직 상태(예를들어, "1" 상태)로 결정된다. 따라서, 두개의 상태 셀은 디지
탈 정보의 하나의 비트를 저장한다. 외부적으로 프로그램 가능할 수 있는 기준 전류 소스는 브레이크포인트 레
벨 전류를 생성하기 위하여 메모리 시스템의 일부로서 제공된다.
메모리 용량을 증가시키기 위하여, 플래시 EEPROM 장치들은 반도체 기술 진행 상태 때문에 더더욱 높은 밀도로[0030]
제조된다. 저장 용량을 증가시키기 위한 다른 방법은 2가지 이상의 상태들을 각각의 메모리 셀에 저장하도록
하는 것이다.
다중 상태 또는 다중 레벨 EEPROM 메모리 셀에 대해, 도전성 윈도우는 각각의 셀이 데이타의 하나의 비트 이상[0031]
저장할 수 있도록 하나 이상의 브레이크포인트에 의해 두개 이상의 영역들로 분할된다. 주어진 EEPROM 어레이
등록특허 10-1174306
- 7 -
가 저장할 수 있는 정보는 각각의 셀이 저장할 수 있는 상태의 수와 함께 증가된다. 다중 상태 또는 다중 레벨
메모리 셀들을 가진 EEPROM 또는 플래시 EEPROM은 미국특허 5,172,338에 기술되었다.
실제로, 셀의 메모리 상태는 기준 전압이 제어 게이트에 인가될때 셀의 소스 및 드레인 전극들에 걸쳐 도전 전[0032]
류를 감지함으로써 일반적으로 판독된다. 따라서, 셀의 플로팅 게이트상 각각의 주어진 전하에 대하여, 고정된
기준 제어 게이트 전압에 관한 대응하는 도전 전류는 검출될 수 있다. 유사하게, 플로팅 게이트상에 프로그램
가능한 전하의 범위는 대응하는 임계 전압 윈도우 또는 대응하는 도전 전류 윈도우를 형성한다.
선택적으로, 분할된 전류 윈도우 중 도전 전류를 검출하는 대신, 제어 게이트에서 테스트 시 주어진 메모리 상[0033]
태에 대한 임계 전압을 설정하고 도전 전류가 임계 전류보다 낮거나 높은지를 검출하는 것은 가능하다. 일 실시
예에서, 임계 전류에 관한 도전 전류의 검출은 비트 라인의 커패시턴스를 통하여 도전 전류가 방전하는 시간을
검사함으로써 달성된다.
도 4는 플로팅 게이트가 임의의 시간에 선택적으로 저장할 수 있는 4개의 다른 전하들(Q1-Q4)에 대한 소스 드레[0034]
인 전류(ID) 및 제어 게이트 전압(VCG) 사이의 관계를 도시한다. 4개의 곡선 ID 대 VCG는 각각의 4개의 가능한
메모리 상태들에 대응하는 메모리 셀의 플로팅 게이트상에 프로그램 될 수 있는 4개의 가능한 전하 레벨들을 나
타낸다. 실시예로서, 셀들의 군에서 임계 전압 윈도우는 0.5 내지 3.5V 범위이다. 6개의 메모리 상태들은 임
계 윈도우를 각각 0.5V의 간격으로 5개의 영역들로 분할함으로써 분할된다. 예를들어, 만약 2㎂의 기준 전류
(IREF)가 도시된 바와같이 사용되면, Q1으로 프로그램된 셀은 그 곡선이 VCG = 0.5V 및 1.0V에 의해 분리된 임계
윈도우 영역에서 IREF와 교차하기 때문에 메모리 상태 "1"로 고려될 수 있다. 유사하게, Q4는 메모리 상태 "5"
이다.
상기 설명으로부터 알수있는 바와같이, 메모리 셀이 저장하는 상태가 많아질수록, 임계 윈도우는 보다 미세하게[0035]
분할된다. 이것은 요구된 분해능을 달성하기 위하여 프로그래밍 및 판독 동작들에서 보다 높은 정밀도를 요구
할 것이다.
미국특허 4,357,685는 셀이 주어진 상태로 프로그램될때 연속적인 프로그래밍 전압 펄스들에 영향을 미치는 2[0036]
상태 EPROM을 프로그래밍하는 방법을 개시하고, 각각의 시간은 플로팅 게이트에 증가 전하를 부가한다. 펄스들
사이에서, 셀은 브레이크포인트 레벨에 관련하여 그 소스 드레인 전류를 결정하기 위하여 다시 판독되거나 검증
된다. 전류 상태가 목표된 상태에 도달하는 것이 검증될때 프로그래밍은 중단된다. 사용된 프로그래밍 펄스
트레인은 증가하는 주기 또는 크기를 가질 수 있다.
종래 기술 프로그래밍 회로들은 타켓 상태에 도달할때까지 소거되거나 접지 상태로부터 임계 윈도우를 통하여[0037]
이동하도록 프로그래밍 펄스들을 인가한다. 실제로, 적당한 분해능을 허용하기 위하여, 각각의 분할되거나 구
분되는 영역은 횡단하기 위하기 위하여 적어도 약 5개의 프로그래밍 단계들을 요구한다. 성능은 2 상태 메모리
셀들에 대해 허용 가능하다. 그러나, 다중 상태 셀들에 대해, 요구된 스텝들의 수는 분할 수와 함께 증가하여,
프로그래밍 정밀도 또는 분해능은 증가되어야 한다. 예를들어, 16 상태 셀은 타켓 상태로 프로그램하도록 적어
도 평균 40 프로그래밍 펄스들을 요구한다.
도 5는 로우 디코더(130) 및 컬럼 디코더(160)를 통하여 판독/기입 회로들(170)에 의해 액세스할 수 있는 메모[0038]
리 어레이(100)의 통상적인 장치를 가진 메모리 장치를 개략적으로 도시한다. 도 2 및 도 3과 관련하여 기술된
바와같이, 메모리 어레이(100)에서 메모리 셀의 메모리 트랜지스터는 선택된 워드 라인(들) 및 비트 라인(들)의
세트를 통하여 어드레스 가능하다. 로두 디코더(130)는 하나 이상의 워드 라인들을 선택하고 컬럼 디코더(16
0)는 하나 이상의 비트 라인들을 선택하고 어드레스된 메모리 트랜지스터의 각각의 게이트들에 적당한 전압들을
인가한다. 판독/기입 회로들(170)은 어드레스된 메모리 트랜지스터들의 메모리 상태들을 판독 또는 기입(프로
그램)하기 위하여 제공된다. 판독/기입 회로들(170)은 비트 라인들을 통하여 어레이에서 메모리 엘리먼트들에
접속할 수 있는 다수의 판독/기입 모듈들을 포함한다.
도 6A는 각각의 판독/기입 모듈(190)의 개략적인 블록 다이어그램이다. 필수적으로, 판독 또는 검증 동안, 센[0039]
스 증폭기는 선택된 비트 라인을 통하여 접속된 어드레스된 메모리 트랜지스터의 드레인을 통해 흐르는 전류를
결정한다. 전류는 메모리 트랜지스터에 저장된 전하 및 그것의 제어 게이트 전압에 따른다. 예를들어, 다중
상태 EEPROM 셀에서, 플로팅 게이트는 몇몇의 다른 레벨들중 하나로 충전될 수 있다. 4 레벨 셀에 대해, 2개의
비트의 데이타를 저장하기 위하여 사용될 수 있다. 센스 증폭기에 의해 검출된 레벨은 데이타 래치에 저장될
한세트의 데이타 비트들에 레벨 대 비트들 전환 로직에 의해 전환된다.
등록특허 10-1174306
- 8 -
판독/기입 성능 및 정확도를 달성하는 인자들[0040]
판독 및 프로그램 성능을 개선하기 위하여, 어레이에서 복수의 전하 저장 엘리먼트 또는 메모리 트랜지스터들이[0041]
병렬로 판독 또는 프로그램된다. 따라서 메모리 엘리먼트들의 논리 "페이지"는 함께 판독되거나 프로그램된다.
종래 메모리 아키텍처에서, 로우는 통상적으로 몇 개의 인터리빙 페이지를 포함한다. 페이지의 모든 메모리 엘
리먼트는 함께 판독되거나 프로그램될 것이다. 칼럼 디코더는 인터리빙된 페이지들 각각을 대응하는 수의 판독/
기입 모듈에 선택적으로 접속할 것이다. 예를 들어, 하나의 구현 예에서, 메모리 어레이는 532 바이트(512 바이
트 더하기 20 바이트의 오버헤드)의 페이지 크기를 가지도록 설계된다. 만약 각각의 칼럼이 드레인 비트 라인을
포함하고 로우당 2개의 인터리빙 페이지가 있다면, 이것은 8512 칼럼이 되고 각각의 페이지는 4256 칼럼과 연관
된다. 모든 우수 비트 라인 또는 기수 비트 라인을 병렬로 판독하거나 기입하도록 접속할 수 있는 4256 감지 모
듈이 존재할 것이다. 이런 방식으로, 4256 비트(즉, 532 바이트)의 페이지의 데이터가 메모리 엘리먼트들의 페
이지로부터 병렬로 판독되거나 프로그램된다. 판독/기입 회로들(170)을 형성하는 판독/기입 모듈들이 다양한 아
키텍처로 배열될 수 있다.
도 5를 참조하여, 판독/기입 회로들(170)은 판독/기입 스택들(180)의 뱅크들로 구성된다. 각각의 판독/기입 스[0042]
택(180)은 판독/기입 모듈들(190)의 스택이다. 메모리 어레이에서, 컬럼 간격은 점유된 하나 또는 두개의 트랜
지스터들의 크기에 의해 결정된다. 그러나, 도 6A에 도시된 바와같이, 판독/기입 모듈의 회로는 많은 트랜지스
터들 및 회로 엘리먼트들로 구현될 것이고 그러므로 많은 컬럼들에 걸쳐 공간을 차지할 것이다. 점유된 컬럼들
을 따라 하나 이상의 컬럼을 사용하기 위하여, 다중 모듈들은 서로의 상부상에 적층된다.
도 6B는 판독/기입 모듈들(190)의 스택에 의해 일반적으로 구현되는 도 5의 판독/기입 스택을 도시한다. 예를[0043]
들어, 판독/기입 모듈은 16개의 컬럼들상에서 연장할 수 있고, 8개의 판독/기입 모듈들의 스택을 가진 판독/기
입 스택(180)은 병렬의 8개의 컬럼들을 사용하기 위하여 사용될 수 있다. 판독/기입 스택은 컬럼 디코더를 통
하여 뱅크중에서 8개의 기수(1,3,5,7,9,11,13,15) 컬럼들 또는 8개의 우수(2,4,6,8,10,12,14,16) 컬럼들에 결
합될 수 있다.
상기된 바와같이, 종래 메모리 장치들은 모든 우수 또는 모든 기수 비트 라인들을 한번에 대량으로 병렬 방식으[0044]
로 동작시시킴으로써 판독/기입 동작들을 개선시킨다. 2개의 인터리빙 페이지들로 구성된 로우의 이런 아키텍
쳐는 판독/기입 회로들의 블록을 적합화하는 문제를 경감시킬 것이다. 또한 비트 라인 대 비트 라인 용량 결합
의 제어를 고려하는 것이 기술된다. 블록 디코더는 우수 페이지 또는 기수 페이지에 판독/기입 모듈들의 세트
를 멀티플렉스하기 위하여 사용된다. 이런 방식에서, 하나의 세트 비트 라인들이 판독되거나
프로그램될때마다. 인터리빙 세트는 바로 이웃 결합을 최소화하기 위하여 접지될 수 있다.
그러나, 인터리빙 페이지 아키텍쳐는 적어도 3개의 측면들에서 바람직하지 않다. 첫째, 부가적인 멀티플렉싱[0045]
회로를 요구한다. 둘째, 성능이 느리다. 워드 라인 또는 로우에서 접속된 메모리 셀들의 판독 또는 프로그램
을 마무리하기 위하여, 2개의 판독 또는 2개의 프로그램 동작들은 요구된다. 셋째, 2개의 이웃들이 기수 및 우
수 페이지들에서 각각 다른 시간에 프로그램될때 플로팅 게이트 레벨에서 이웃하는 전하 저장 엘리먼트들 사이
의 필드 결합 같은 다른 교란 효과들을 처리하는데 최적이지 않다.
이웃 필드 결합 문제는 메모리 트랜지스터들 사이에 보다 가까운 간격에 대한 문제이다. 메모리 트랜지스터에[0046]
서, 전하 저장 엘리먼트는 채널 영역 및 제어 게이트 사이에 샌드위치된다. 채널 영역에서 흐르는 전류는 제어
게이트 및 전하 저장 엘리먼트의 필드에 의해 형성된 최종 전기장의 함수이다. 밀도 증가로 인해, 메모리 트랜
지스터들은 더욱 가까워지게 형성된다. 이웃하는 전하 엘리먼트들로부터의 필드는 달성된 셀의 최종 필드에 상
당한 공헌자이다. 이웃하는 필드는 이웃의 전하 저장 엘리먼트들에 프로그램된 전하에 따른다. 이런 교란 필
드는 이웃의 프로그램된 상태들과 함께 변할때 자연적으로 다이나믹하다. 따라서, 형성된 셀은 이웃의 변화 상
태들에 따라 다른 시간에서 다르게 판독될수있다.
인터리빙 페이지의 종래 아키텍쳐는 이웃하는 플로팅 게이트 결합에 의해 발생된 에러를 악화시킨다. 우수 페[0047]
이지 및 기수 페이지가 서로 독립적으로 프로그램되고 판독되기 때문에, 페이지는 한세트의 조건하에서 프로그
램되지만, 한편으로 인터리빙 페이지에 발생되는 것에 따라 전체적으로 다른 조건 세트하에서 다시 판독된다.
판독 에러들은 증가하는 밀도로 인해 더욱 심해지고, 다중 상태 구현을 위한 임계 윈도우의 보다 거시적인 분할
및 보다 정확한 판독 동작을 요구한다. 성능은 영향을 받고 다중 상태 구현시 잠재적인 능력은 제한된다.
그러므로, 높은 성능 및 높은 능력 비휘발성 메모리에 대한 필요성이 있다. 특히, 개선된 판독 및 프로그램 성[0048]
능을 가진 컴팩트한 비휘발성 메모리를 가지며, 교란 효과들을 최소화하는 메모리 시스템을 가지는 것이 필요하
등록특허 10-1174306
- 9 -
다.
발명의 상세한 설명
높은 성능 컴팩트 비휘발성 메모리 장치에 대한 이들 필요성은 병렬로 메모리 셀들의 대응 블록을 판독 및 기입[0049]
하는 큰 판독/기입 회로들의 블록을 가짐으로써 충족된다. 특히, 메모리 장치는 최소치로 판독/기입 회로들의
리던던시를 감소시키는 아키텍쳐를 가진다. 공간 및 전력에서 상당한 절약은 시간 멀티플렉싱 방식으로 공통
부분들의 실질적으로 보다 작은 세트들과 상호작용하면서 병렬로 동작하는 블록 판독/기입 모듈 코어 부분들로
판독/기입 모듈들의 블록을 다시 재분할함으로써 달성된다. 일실시예에서, 코어 부분들의 부품들은 유사한 스
택들의 뱅크로 구성되고, 각각은 공통 부분을 공유하는 상기 코어 부품들의 스택이다.
본 발명의 다른 측면에 따라, 직렬 버스는 각각의 스택에서 판독/기입 모듈 코어 부분들 및 공통 부분 사이의[0050]
통신을 제공한다. 이런 방식에서, 통신 라인들의 최소치는 각각의 스택에 사용된다. 버스 제어기는 제어 및
시간 타이밍 신호들을 직렬 버스를 통하여 부품들 및 그들의 상호작용들의 동작을 제어하기 위하여 전송한다.
바람직한 실시예에서, 모든 유사한 스택들에서 대응하는 부품들은 동시에 제어된다.
본 발명의 다른 측면에 따라, 다중 판독/기입 회로들과 연관된 데이타 래치들은 체인 방식으로 저장 및 직렬 전[0051]
달을 용이하게 하기 위하여 컴팩트 방식으로 링크됨으로써 인에이블되는 I/O이다. 바람직한 실시예에서, 컴팩
트 데이타 래치들은 링크 모듈들의 하나 이상의 체인에 의해 구현된다. 각각의 링크 모듈들은 인버터들 또는
래치들로서 작용하도록 제어될 수 있다. 하나의 방법은 슬레이브 링크 모듈들의 실질적으로 보다 작은 세트 및
한세트의 마스터 링크 모듈들 사이에서 사이클링 데이타에 의해 링크 모듈들의 최소 수를 사용하게 한다.
가치있는 칩 공간은 슬레이브 링크 모듈들의 수를 실질적으로 감소시키면서 데이타 래치들과 직렬 입력 및 출력[0052]
을 간략화하기 때문에 본 발명의 데이타 래치들의 사용에서 절약된다.
본 발명의 다양한 측면들에 의한 공간 절약은 보다 컴팩트한 칩 설계를 허용한다. 회로들의 절약 및 따라서 공[0053]
간 및 전력 소비의 절약은 종래 판독/기입 회로들과 비교하여 50 퍼센트에 달한다. 특히, 판독/기입 모듈들은
그들이 메모리 어레이의 메모리 셀들의 인접 로우를 동시에 사용하도록 밀접하게 패지될 수 있다.
본 발명의 다른 측면에 따라, 비휘발성 메모리 장치는 그들이 메모리 어레이의 인접 로우를 동시에 사용하도록[0054]
밀접하게 판독/기입 모듈들이 패키지되는 아키텍쳐를 가진다. 이것은 메모리 셀들의 전체 세그먼트 또는 로우
의 연속적인 판독 및 프로그래밍이 성능면에서 개선을 발생시키고 이웃하는 메모리 셀들로부터으 필드로 인한
결합 에러들의 감소를 발생시키게 한다.
본 발명의 부가적인 특징들 및 장점들은 첨부 도면들과 관련하여 취해지는 바람직한 실시예들의 다음 설명으로[0055]
이해될 것이다.
실 시 예
도 7A는 본 발명의 바람직한 실시예에 따라 코어 부분(210)과 공통 부분(220)으로 분할된 각각의 판독/기입 모[0084]
듈(200)의 개략적인 블록도이다. 코어 부분(210)은 접속된 비트 라인(211)의 도전 전류가 소정 임계 레벨 이상
인지 이하인지를 결정하는 센스 증폭기(212)를 포함한다. 앞서 설명한 바와 같이, 접속된 비트 라인(211)은 어
레이의 어드레스된 메모리 셀의 드레인에 액세스 가능하다.
일실시예에서, 코어 부분(210)은 비트 라인 래치(214)를 포함한다. 비트 라인 래치는 접속된 비트 라인(211)상[0085]
전압 조건을 설정하기 위하여 사용된다. 하나의 실시예에서, 비트 라인 래치에서 래치된 소정 상태는 접속된
비트 라인(211)이 상태 지정 프로그램 중지(예를들어, Vdd)되게 한다. 이런 특징은 하기될 바와같이 프로그램
중지에 사용된다.
공통 부분(220)은 프로세서(222), 한세트의 데이타 래치들(224) 및 데이타 래치들(224) 세트 및 데이타 버스 사[0086]
이에 결합된 (231)I/O 인터페이스를 포함한다. 프로세서(222)는 계산을 수행한다. 예를들어, 그 기능중 하나
는 감지돈 메모리 셀의 메모리 상태를 결정하고 결정된 데이타를 데이타 래치 세트에 저장하는 것이다. 배경
섹션에서 설명된 바와같이, 메모리 셀은 전하 범위를 홀딩하므로 임계 전압 윈도우내의 임의의 임계 전압 레벨
(즉, 소정 도전 전류에 대해 셀을 턴온하는 제어 게이트 전압)로 프로그램될 수 있다. 데이타 래치들(224)의
세트는 판독 동작 동안 프로세서에 의해 결정된 데이타 비트들을 저장하기 위하여 사용된다. 또한 프로그램 동
작 동안 데이타 버스(231)로부터 수신된 데이타 비트들을 저장하기 위하여 사용된다. 수신 데이타 비트들은 메
모리에 프로그램될 기입 데이타를 나타낸다. I/O 인터페이스(226)는 데이타 래치들(224) 세트 및 데이타 버스
등록특허 10-1174306
- 10 -
(231) 사이에 인터페이스를 제공한다.
판독 또는 감지 동안, 상기 동작은 어드레스된 셀에 다른 제어 게이트 전압들의 인가를 기본적으로 제어하는 상[0087]
태 머신의 제어기하에서 이루어진다. 메모리에 의해 공급된 다양한 메모리 상태들에 대응하는 다양한 소정 제
어 게이트 전압들을 통하여 스텝할때, 센스 증폭기(212)는 이들 전압들중 하나를 트립할 것이다. 상기 시점에
서 프로세서(222)는 센스 증폭기의 트립핑 이벤트 및 입력 라인(223)을 통하여 상태 머신으로부터 인가된 제어
게이트 전압에 관한 정보를 고려함으로써 최종 메모리 상태를 결정한다. 그 다음 메모리 상태에 대한 이진 인
코딩을 계산하고 데이타 래치들(224)의 세트에 최종 데이타 비트들을 저장한다.
도 7B는 도 7A에 도시된 판독/기입 모듈의 코어 부분의 다른 바람직한 실시예를 도시한다. 필수적으로, SA/비[0088]
트 라인 래치(214)는 센스 증폭기(212)의 출려을 래칭하기 위한 래치로서, 및 도 7A와 관련하여 기술된 바와같
은 비트 라인 래치로서 이중 임무를 사용한다. 따라서, 센스 증폭기 또는 프로세서에 의해 설정될 수 있다.
바람직한 실시예에서, SA/비트 라인 래치(214)는 선택된 비트 라인(211)의 전압을 설정하기 위한 드라이버(21
6)에 의해 구동된다.
도 7A를 참조하여, 프로그램 또는 검증 동안, 프로그램될 데이타는 데이타 버스(231)로부터 데이타 래치들(22[0089]
4)의 데이타 세트에 입력된다. 상태 머신의 제어기하에서 프로그램 동작은 어드레스된 셀의 제어 게이트에 인
가되는 일련의 프로그래밍 전압 펄스들을 포함한다. 각각의 프로그래밍 펄스는 셀이 목표된 메모리 상태로 프
로그램되었느지를 결정하기 위하여 다시 판독된다. 프로세서(222)는 목표된 메모리 상태에 관련하여 메모리 상
태의 재차 판독을 모니터한다. 2개가 승인될때, 프로세서(222)는 비트 라인이 상태 지정 프로그램 중단되도록
하기 위해비트 라인 래치(214)을 설정한다. 이것은 비록 프로그래밍 펄스들이 제어 게이트상에 나타날지라도
비트 라인에 결합된 셀이 추가 프로그래밍되는 것을 막는다.
I/O 인터페이스(226)는 데이타가 데이타 래치들(224) 세트의 안팎으로 전송되게 한다. 도 8A, 8B 및 9에 도시[0090]
될 바와같이, 판독/기입 모듈들의 블록은 한번에 데이타 블록을 판독하거나 프로그램하기 위하여 메모리 장치에
병렬로 사용된다. 통상적으로, 판독/기입 모듈들의 블록은 판독/기입 모듈들의 블록에 의해 래치된 데이타가
데이타 버스(231)에 직렬로 전달되도록 시프트 레지스터를 형성하기 위하여 결합된 각각의 데이타 래치들 세트
들을 가진다. 유사하게, 판독/기입 모듈들의 블록에 대한 프로그램 데이타는 데이타 버스(231)로부터 직렬로
입력되고 각각의 데이타 래치들의 세트에 래치된다.
판독/기입 모듈(200)의 다른 특정 실시예들은 본 출원과 동일자에 출원된 Raul-Adrian Cernea 및 Yan Li에 의한[0091]
발명의 명칭이 감소된 이웃 필드 에러들을 가진 비휘발성 메모리 및 방법인 공동 계류중이고 공통으로 양도된
미국특허출원에 개시된다. 상기 출원의 전체 개시물은 여기 참조로써 통합된다.
컴팩트 판독/기입 회로들[0092]
병렬로 동작하는 판독/기입 모듈들의 블록에 대한 본 발명의 하나의 중요한 특징은 코어 부분 및 공통 부분으로[0093]
각각의 모듈을 분할하고, 실질적으로 보다 적은 공통 부분들의 수로 동작하고 공유하는 코어 부분들의 블록을
가지는 것이다. 이 아키텍쳐는 각각의 판독/기입 모듈들 사이의 복사 회로들이 분해되어, 공간 및 전력을 절약
되게 한다. 고밀도 메모리 칩 설계들에서, 공간의 절약은 메모리 어레이에 대한 전체 판독/기입 회로들의 50%
이상일 수 있다. 이것은 판독/기입 모듈들이 보다 밀접되게 패키지되게 하여, 메모리 어레이의 메모리 셀들의
인접 로우를 동시에 사용할 수 있다.
도 8A는 본 발명의 일실시예에 따라 분할된 판독/기입 스택들의 뱅크를 가진 컴팩트 메모리 장치를 개략적으로[0094]
도시한다. 메모리 장치는 메모리 셀들(300)의 2차원 어레이, 제어 회로(310) 및 판독/기입 회로들(370)을 포함
한다. 메모리 어레이(300)는 로우 디코더(330)를 통하여 워드 라인들에 의해 어드레스 가능하고 컬럼 디코더
(360)를 통하여 비트 라인들에 어드레스 가능하다. 판독/기입 회로들(370)은 분할된 판독/기입 스택들(400)의
뱅크로서 구현되고 메모리 셀들의 블록이 병렬로 판독 또는 프로그램되게 한다. 메모리 셀들의 로우가 다중 블
록으로 분할된 일실시예에서, 블록 멀티플렉서(350)는 각각의 블록들에 판독/기입 회로들(370)을 멀티플렉스하
도록 제공된다. 이하에 상세히 기술될 바와같이, 판독/기입 스택(400) 사이의 통신은 스택 버스에 의해 이루어
지고 스택 버스 제어기(430)에 의해 제어된다.
제어 회로(310)는 메모리 어레이(300)상에 메모리 동작들을 수행하기 위하여 판독/기입 회로들(370)과[0095]
협력한다. 제어 회로(310)는 상태 머신(312), 온칩 어드레스 디코더(314) 및 전력 제어 모듈(316)을 포함한다.
상태 머신(312)은 메모리 동작들의 칩 레벨 제어를 제공한다. 온칩 어드레스 디코더(314)는 호스트 또는 메모
리 제어기에 의해 사용되는 어드레스 인터페이스를 디코더들(330 및 370)에 의해 사용된 하드웨어 어드레스에
등록특허 10-1174306
- 11 -
제공한다. 전력 제어 모듈(316)은 메모리 동작들 동안 워드 라인들 및 비트 라인들에 인가된 전력 및 전압을
제어한다.
도 8B는 도 8A에 도시된 컴팩트 메모리 장치의 바람직한 장치를 도시한다. 다양한 주변 회로들에 의해 메모리[0096]
어레이(300)에 대한 액세스는 어레이의 대향 측면들 상에서 대칭 방식으로 구현되어, 각각의 측면상 액세스 라
인들 및 회로는 절반으로 감소된다. 따라서, 로우 디코더는 로우 디코더들(330A 및 330B)로 분할되고 컬럼 디
코더는 컬럼 디코더들(360A 및 360B)로 분할된다. 메모리 셀들의 로우가 다중 블록들로 분할되는 실시예에서,
블록 멀티플렉서(350)는 블록 멀티플렉서들(350A 및 350B)로 분할된다. 유사하게, 판독/기입 회로들은 어레이
(300)의 하부로부터 비트 라인들에 접속하는 판독/기입 회로들(370A) 및 어레이의 상부로부터 비트 라인들에 접
속하는 판독/기입 회로들(370B)로 분할된다. 이런 방식으로, 판독/기입 모듈들의 밀도 그러므로 분할된 판독/
기입 스택들(400)의 밀도는 필수적으로 절반으로 감소된다.
도 9는 분할된 판독/기입 스택들의 뱅크로 구성된 도 8A 또는 8B에 도시된 판독/기입 회로들을 보다 상세히 도[0097]
시한다. 각각의 분할된 판독/기입 스택(400)은 병렬로 k 메모리 셀들의 세그먼트를 사용하는 판독/기입 모듈들
의 스택을 필수적으로 포함한다. 각각의 스택은 코어 스택 부분(410) 및 공통 스택 부분(420)으로 분할된다.
각각의 판독/기입 스택(400) 사이의 통신은 상호접속 스택 버스(431)에 의해 이루어지고 스택 버스 제어기(43
0)에 의해 제어된다. 제어 라인들(411)은 스택 버스 제어기(430)로부터의 제어 및 클럭 신호들을 판독/기입 스
택들(410)의 각각의 코어 부분에 제공한다. 유사하게, 제어 라인들(421)은 스택 버스 제어기(430)로부터의 제
어 및 클럭 신호들을 판독/기입 스택들(420)의 각각의 공통 부분에 제공한다.
병렬로 동작하는 분할된 판독/기입 스택들(400)의 전체 뱅크는 로우를 따르는 p 블록이 병렬로 판독되거나 프로[0098]
그램되게 한다. 예를들어, 만약 r이 뱅크의 스택들 수이면, p = r*k이다. 하나의 예시적인 메모리 어레이는
p=512 바이트(512x8 비트)를 가질수있고, k=8이고 그러므로 r = 512이다. 바람직한 실시예에서, 블록은 셀들의
전체 로우의 연장부이다. 다른 실시예에서, 블록은 로우에서 셀들의 서브세트이다. 예를들어, 셀들의 서브세
트는 전체 로우의 1/2이거나 1/4이다. 셀들의 서브세트는 인접 셀들의 연장부이거나 하나의 모든 다른 셀이거
나, 하나의 모든 소정 수의 셀들이다.
도 8A에 도시된 실시예에서, 판독/기입 모듈들의 수는 p이고, p 셀들의 블록의 각각에 대하여 하나씩이다. 각[0099]
각의 스택이 k 메모리 셀들을 사용할때, 뱅크에서 판독/기입 스택들의 총 수는 r=p/k로 제공된다. p=512바이트
이고 k=8인 실시예에서, r은 512일 것이다.
상기된 바와같이, 고밀도 및 고성능 메모리에서 직면하는 한가지 문제는 병렬로 셀들의 인접 로우의 블록을 판[0100]
독하고 프로그래밍할 필요성 및 모든 셀에 대해 판독/기입 모듈을 수용시 어려움이다.
수용 문제는 주변 회로들이 메모리 어레이의 대향 측면들에 형성되는 도 8B에 도시된 바람직한 실시예에 의해[0101]
경감된다. 판독/기입 회로들(370A, 370B)이 메모리 어레이(300)의 대향 측면들에 형성될 때, p개의 셀의 블록의
절반이 어레이의 상부에서 액세스되고 어레이의 하부에서 다른 절반이 액세스된다. 따라서 각각의 측면에 p/2개
의 판독/기입 모듈이 있을 것이다. 각각의 측면에서 판독/기입 스택들(400)이 병렬로 p/2개의 비트 라인 또는
메모리 셀만을 필요하다고 하면, 뱅크에서 판독/기입 스택의 총수는 r=p/2k로 주어진다. p=512 바이트이고 k=8
인 실시예에서, r은 256이 될 것이다. 이것은 도 8A에 도시된 실시예에 비해 단지 절반의 판독/기입 스택(400)
이 메모리 어레이의 각각의 측면에 요구된다는 것을 의미한다.
수용 또는 다른 고려 사항들이 심지어 보다 낮은밀도를 나타내는 다른 실시예들에서, 셀들의 로우는 두개 이상[0102]
의 셀들의 인터리빙 블록들로 분할된다. 예를들어, 셀들중 하나의 블록은 우수 컬럼들로부터의 셀들 및 기수
컬럼들로부터의 셀들의 다른 블록으로 구성된다. 도 8A 및 8B에 도시된 바와같이, 블록 멀티플렉서(350A 및
350B)는 우수 또는 기수 블록으로 분할된 판독/기입 스택들의 뱅크를 스위치하기 위하여 사용될 것이다. 도 8B
에 도시된 실시예에서, 어레이의 각각의 측면상에 p/4의 판독/기입 모듈들이 있을 것이다. 이 경우, 대향 측면
들의 각각에서 판독/기입 스택들의 수는 r=p/4k일 것이다. 따라서, 보다 많은 룸은 보다 적은 판독/기입 모듈
들을 설치하도록 제공되지만, 감소된 성능 비용을 가지며 판독/기입 블록은 더 이상 인접하지 않는다.
도 10은 판독/기입 모듈들의 스택으로 구성된 분할된 판독/기입 스택을 보다 상세히 도시한다. 분할된 판독/기[0103]
입 스택(400)은 필수적으로 k 수의 판독/기입 모듈들을 포함하고, k수의 비트 라인들을 통하여 k수의 메모리 셀
들을 사용한다. 도 7에 도시된 판독/기입 모듈(200)로부터 도시된 바와같이, 상기 스택은 메모리 셀보다 많은
회로 엘리먼트들을 포함하고 그러므로 컬럼 폭이 메모리 셀의 폭에 의해 필수적으로 한정되는 컬럼내에 수용될
수 없을 것이다. 판독/기입 모듈(200)의 생각 및 특징들에 따라, 예를들어 상기 스택은 8개 내지 16개 이상의
등록특허 10-1174306
- 12 -
컬럼들(즉, k - 8 내지 16 이상) 사이에 쉽게 차지할 수 있다. 각각의 판독/기입 모듈은 k 같은 충분한 컬럼들
수 이상으로 펼쳐있는 폭을 가진다. 이것은 동일한 수의 모듈들(k)이 각각의 컬럼을 사용하기 위하여 펼쳐진
컬럼들내에 적층되어야 한다는 것을 의미한다. 예를들어, 만약 각각의 판독/기입 모듈이 16 컬럼들의 폭을 가
지면, 판독/기입 회로들이 단지 한측면상에만 있는 도 8A에 도시된 실시예에 대해, 스택은 16개의 판독/기입 모
듈들을 포함할 것이다. 판독/기입 회로들이 어레이의 상부 및 하부 양쪽에 형성되어, 8개의 비트 라인들이 각
각의단부에서 액세스되는 도 8B에 도시된 바람직한 실시예에서, 스택은 8개의 판독/기입 모듈 깊이일 것이다.
본 발명의 하나의 중요한 특징은 동시에 매우 컴팩트한 정교한 판독/기입 모듈들(200)을 구현하는 것이다. 이[0104]
것은 보다 작은 수의(즉, r) 판독/기입 모듈들 공통 부분들(220)을 공유하는 p 판독/기입 모듈 코어 부분들
(210)로 p 판독/기입 모듈들의 블록을 분할함으로써 가능해진다(도 7 및 도 10 참조).
도 10은 k 비트 라인들을 사용하는 판독/기입 스택(400)이 스택 코어 부분(410) 및 스택 공통 부분(420)으로 분[0105]
할되는 것을 도시한다. 스택 코어 부분(410)은 도 7A 또는 도 7B에 도시된 코어(210) 같은 k 판독/기입 모듈
코어들을 포함한다. 스택 공통 부분(420)은 도 7A에 도시된 공통 부분(220) 같은 하나의 판독/기입 모듈 공통
부분을 포함한다. 코어 부분들 및 공통 부분들로의 분할은 코어 부분들이 모두 동시에 동작되거나 병렬로 동작
되는 원리를 바탕으로 한다. 이 경우, 메모리 셀들의 대응 블록 같은 센스 증폭기(212) 및 SA/비트 라인 래치
(210)(도 7B 참조)는 병렬로 감지된다. 메모리 셀들의 블록이 병렬로 감지된후, 감지된 결과들은 직렬 방식으
로 비교적 보다 작은 공통 부분들에 의해 처리될 수 있다.
각각의 코어 부분들(210) 및 공통 부분(420) 사이의 통신은 스택 버스 제어기(430)의 제어하에서 스택 버스[0106]
(431)를 통하여 이루어진다. 이것은 뱅크의 모든 스택들로 연장하는 제어기로부터의 411-k 및 421 같은 제어기
라인들에 의해 달성된다.
이런 공유 방법은 판독/기입 회로들의 리던던시를 방지한다. 만약 k=8이면, 각각의 스택내의 8개의 공통 부분[0107]
들에서 대략 7개는 더 이상 필요하지 않다. 전체 판독/기입 회로들의 측면에서, 이것은 대략 총 r*(k-1) 공통
부분들을 처분하게 하고, 집적된 메모리 칩상 공간의 실질적인 절약을 유발한다. 상기된 바와같이, 이것은 50
퍼센트 정도 판독/기입 회로들에 의해 차지된 공간을 절약하게 한다.
도 11A는 스택 내의 각각의 센스 증폭기가 연관된 비트 라인 래치에 인접하게 배치되는 도 10에 도시된 판독/기[0108]
입 스택 코어(410)의 일 실시예를 도시한다. 센스 증폭기들과 비트 래치들은 도 7의 판독/기입 모듈 코어 부분
(210)에 도시된 것과 유사하다. 판독/기입 스택 코어(410)는 k 센스 증폭기들(212-1 내지 212-k) 및 k 비트 라
인 래치들(214-1 내지 214-k)을 포함하고 비트 라인 래치가 동일한 비트 라인을 사용하는 센스 증폭기에 인접하
도록 구성된다. 예를 들어, 비트 라인 래치(214-1)는 센스 증폭기(212-1)에 인접하고, 이들은 비트 라인(1)에
결합된다. 각각의 비트 라인 래치와 센스 증폭기들는 스택 버스(431)를 통하여 판독/기입 스택(400)의 다른 구
성요소들과 통신한다 (도 10 참조).
도 11B는 스택내의 각각의 센스 증폭기들이 하나의 클러스터를 형성하고 각각의 비트 라인 래치들이 다른 클러[0109]
스터를 형성하는 도 10에 도시된 판독/기입 스택 코어(410)의 다른 실시예를 도시한다. 판독/기입 스택 코더
(410)는 k 센스 증폭기(212-1 내지 212-k) 및 k 비트 라인 래치들(214-1 내지 214-k)을 포함한다. 판독/기입
스택 코어(410)는 모든 k 비트 라인 래치들이 서로 인접한 클러스터내에 있고 모든 k 센스 증폭기들이 서로에
인접한 다른 클러스터내에 있도록 구성된다. 예를들어, 비트 라인 래치들(214-1 내지 214-k)는 하나의 클러스
터를 형성하고 센스 증폭기(212-1 내지 212-k)는 다른 클러스터를 형성한다. 각각의 비트 라인 래치들 및 센스
증폭기들은 제어 라인들(411)을 통하여 스택 버스 제어기의 제어하에서 스택 버스(431)(도 10 참조)를 통해 판
독/기입 스택(400)의 다른 부품들과 통신한다.
도 12는 도 10에 도시된 판독/기입 스택 공통 부분을 보다 상세히 도시한다. 판독/기입 스택 공통 부분(420)은[0110]
도 7에 도시된 공통 부분(220) 같은 판독/기입 모듈 공통 부분의 하나의 카피를 필수적으로 포함한다. 그것은
프로세서(222), 데이타 래치 스택(224)을 포함한다. 일실시예에서, 데이타 버스(231)는 프로세서(222)를 통하
여 스택 버스(431)에 결합되면서, 프로세서(222) 및 데이타 래치 스택(224)에 결합된다. 다른 실시예에서, 데
이타 버스(231)는 스택 버스(431)의 연장부이다. 스택 버스(431)(도 10 참조)는 판독/기입 스택 코어 부분
(410) 및 공통 부분(420) 사이의 통신을 가능하게 한다. 이런 방식에서, 각각의 판독/기입 모듈 코어들(210)은
공통 부분(420)을 공유할 수 있다. 프로세서(222) 및 데이타 래치 스택(224) 및 스택 버스(431)의 동작은 제어
라인들(421)을 통하여 스택 버스 제어기로부터의 제어 및 클럭 신호들에 의해 제어된다.
등록특허 10-1174306
- 13 -
분할된 판독/기입 스택(400)의 다양한 구성요소들의 동작은 도 7에 도시된 분할된 판독/기입 모듈(200)과 관련[0111]
하여 일반적으로 기술된 것과 유사하다. 복수의 판독/기입 모듈 코어 중 스택 공통 부분을 공유하여 공간이 절
약되기 때문에, 정교하고 특징적인 판독/기입 모듈이 가능하다. 예를 들어, 프로세서(222)는 세련된 마진 평가
(margining estimations)뿐만 아니라 에러 정정을 포함하는 정적 및 동적 데이터 처리를 수행하기 위하여 사용
될 수 있다.
스택 버스[0112]
본 발명의 다른 측면에 따라, 직렬 버스는 분할된 판독/기입 스택(400) 내의 다양한 부분들 사이의 통신을 위하[0113]
여 제공된다. 직렬 버스(431)는 스택 버스 제어기(430)의 제어 하에서 판독/기입 모듈 공통 부분(420)을 판독/
기입 모듈 코어들(410) 중 어느 것과도 상호접속시킨다. 스택 버스 제어기(430)는 데이터가 판독/기입 스택
(400) 내의 다양한 부분들 사이로 전달될 때 및 전달되는 장소를 제어하는 버스 마스터로서 작용한다.
도 10-12를 참조하면, 메모리 셀이 어드레스될 때, 소스 드레인 전류가 센스 증폭기(212-k) 같은 센스 증폭기들[0114]
중 하나에 의해 감지된다. 센스 증폭기(212-k)의 디지털 출력이 스택 버스(431)에 출력되고, 그 후 프로세서
(222)에 의해 픽업된다. 버스 타이밍은 스택 버스 제어기(430)에 의해 제어된다. 프로세서(222)는 어드레스된
셀에 대한 이진 판독 데이터를 얻기 위하여 관련된 상태 정보와 함께 센스 증폭기 출력 데이터를 처리한다. 이
진 데이터는 그 다음 스택 버스(431)에 출력되고 비트 라인(k)과 연관된 데이터 래치들에 의해 픽업된다. 다시,
스택 버스 제어기(430)는 센스 증폭기(212-k)로부터 유도된 이진 데이터가 이것과 연관된 데이터 래치들로 진행
하는 것을 보증한다.
프로그래밍 동작의 검증 단계에서 센스 증폭기의 디지털 신호는 어드레스된 메모리 셀이 목표 레벨로 프로그램[0115]
되었는지를 나타낸다. 만약 목표 레벨이 도달되면, 프로세서(222)는 스택 버스(431)를 통하여 대응하는 비트 라
인 래치로 제어 신호를 보낸다. 예를 들어, 비트 라인 래치(214-k)는 결합된 메모리 셀의 추가 프로그래밍을 금
지하기 위해 소정 전압(예를 들어, Vdd)으로 상승된 비트 라인(k)에 대응하는 상태로 설정될 수 있다. 다른 실시
예에서, 프로그램 록아웃 래치는, 비트 라인의 전압을 제어하기 위해 반드시 결합되지는 않지만 어드레스된 워
드 라인을 통하여 프로그래밍 전압들을 제어하기 위하여 결합된 전용 래치에 의해 구현될 수 있다.
k 판독/기입 모듈 코어들(210)에 의한 공통 부분(420)의 분할 및 공유들은 통신 채널이 분할된 부분들 사이에[0116]
형성되는 것을 나타낸다. 도 7을 참조하여, 코어 부분(210) 및 공통 부분(220) 사이에 적어도 두개의 접속들이
있다는 것이 도시될 수 있다. 따라서, 적어도 2k 접속들이 필요하다는 것이 도시된다. k 비트 라인 접속부들
외에, 이들은 k 내지 2k 컬럼 폭내에 제공될 총 3k 접속부들을 제공한다. 따라서, 최소한, 각각의 컬럼은 1.5
도전성 라인들을 수용하여야 한다. 일반적으로 각각의 라인의 폭, 따라서 도전성이 최대화되도록 각각의 컬럼
내에 최소의 도전성 라인들을 가지는 것이 바람직하다.
스택 버스(431)의 구현은 분할된 판독/기입 스택(400)의 다양한 부분들에 대해 감소된 수의 통신 라인들을 허용[0117]
한다. 바람직한 실시예에서, 하나의 라인들만을 가진 직렬 버스 구현예는 사용된다. 이런 방식에서 각각 2k
컬럼들을 차지하는 각각의 스택에 대해, k 종래 비트 라인들외에 단지 하나의 도전성 라인이 요구되고, 총 k 1
도전성 라인들에 달한다. 이것은 각각의 도전성 라인이 대략 2개의 컬럼 폭일 수 있는 것을 의미하는 대략 0.5
도전성 라인을 각각의 컬럼이 수용하여야 하는 것을 유발한다. 직렬 버스 아키텍쳐를 가진 판독/기입 스택은
스택내의 각각의 부분들의 배치(도 11A 및 11B 참조)가 주어진 고려하에서 최적화될 수 있도록 보다 많은 레이
아웃 자유도를 허용한다.
컴팩트 I/O 인에이블 데이타 래치 스택[0118]
본 발명의 다른 측면에 따라, 판독/기입 센스 증폭기들의 블록과 연관된 한세트의 I/O 인에이블 데이타 래치들[0119]
은 공간 효율적 시프트 레지스터들의 일부로서 구현된다.
상기된 바와같이, 판독 동작에서, 센스 증폭기(212)의 출력 신호는 프로세서(222)에 의해 해석되고 이진 포맷으[0120]
로 전환된다. 2 상태 메모리 구현예에서, 전환된 데이타는 이진 데이타의 1 비트에 해당한다. 다중 상태 구현
예들에서, 전환된 이진 데이타는 1 이상의 비트일 것이다. 그러므로, 이진 데이타의 각각의 비트에 대해, 한세
트의 데이타 래치들 사이에 대응한 데이타 래치가 있을것이다. 프로그램 동작 동안, 동일한 세트의 데이타 래
치들은 프로그램 데이타 래치들로서 사용된다. 프로그램될 데이타는 호스트/제어기로부터 데이타 버스를 통하
여 메모리 칩으로 보내지고 동일한 세트의 데이타 래치들에 저장된다. 설명을 위해, 래치가 다중 상태 경우의
어레이인 것이 이해될 것이다.
등록특허 10-1174306
- 14 -
도 12를 참조하여, 컴팩트 데이타 래치 스택(224)은 k 센스 증폭기들에 대응하는 k 데이타 래치들의 스택을 포[0121]
함한다. 이들 데이타 래치들이 데이타 버스(231)와 판독 데이타 또는 기입 데이타를 교환하기 때문에, 그 안에
저장된 병렬 데이타가 데이타 버스를 위한 직렬 데이타로 전환되고, 그 반대로 전환되도록 시프트 레지스터로서
데이타 래치 스택을 구현하는 것이 바람직하다. 바람직한 실시예에서, p 메모리 셀들의 판독/기입 블록에 대응
하는 모든 데이타 래치들은 블록 시프트 레지스터를 형성하기 위하여 함께 링크되어 데이타 블록은 데이타 버스
의 안팎으로 직렬로 전달됨으로써 입력 또는 출력될 수 있다. 특히, r 판독/기입 스택들의 뱅크는 그들이 전체
판독/기입 클럭에 대한 시프트 레지스터의 일부이면 각각의 데이타 래치들의 세트가 차례로 데이타 버스의 안팎
으로 데이타를 시프트하도록 타이밍된다.
도 13A는 시프트 레지스터의 종래의 구현 예를 도시한다. 시프트 레지스터는 일련의 마스터 슬레이브 플립 플롭[0122]
들(M1, S1,...,Mk, Sk)로서 구현된다. 데이터 래치 스택(224)이 이런 형태의 시프트 레지스터로 구현될 때, 데이
터는 일련의 마스터 슬레이브 플립 플롭들을 통하여 순차적으로 시프트된다. 각각의 클록 에지에서, 체인의 모
든 플립 플롭들은 동시에 동작되고 체인의 데이터는 하나의 플립 플롭만큼 시프트된다. 각각의 마스터 플립 플
롭들에 대한 슬레이브를 할당하는 것은 마스터 그 자체가 기입되기 전에 슬레이브에 각각의 마스터 내용이 카피
되는 것을 보증한다. 이런 형태의 시프트 레지스터는 k개의 데이터 비트를 보유 및 시프팅하기 위하여 2k개의
저장장치를 요하는 2배의 오버헤드를 가지기 때문에 "2k 시프트 래치"로서 고려될 수 있다.
도 13B는 도 13A의 마스터 플립 플롭들로 실행되는 데이타 래치 스택에 데이타를 로딩하는 것을 도시하는 테이[0123]
블이다. 클럭 신호들(CLK1, CLK2, CLK3...)의 시퀀스는 래치 스택 제어기(224)에 의해 제공되고(도 10 참조) 직
렬 데이타(D1, D2, D3...)가 시프트 레지스터에 공급될때 플립 플롭들 모두에 제공된다. 제 1 클럭 사이클
(CLK1)에서, 제 1 데이타(D1)는 제 1 마스터 플립 플롭(M1)에 래치된다. 제 1 클럭 신호(CLK1*)의 폴링 에지에
서, M1의 데이타(D1)는 제 1 슬레이브 플립 플롭(S1)에 래치된다. 제 2 클럭 사이클(CLK2)에서, 다음 데이타(D
2)는 제 1 데이타(D1)이 S1으로부터 제 2 마스터 플립 플롭(M2)에 로딩될때 M1에 로딩된다. 추후 단계들은 모든
데이타 아이템들이 래치 스택(224)내로 시프트될때까지 도시된 바와같이 이전 단계들의 반복들을 행한다. 데이
타의 k 아이템들의 로딩이 k 클럭 사이클들을 요구하는 것이 도시된다.
다중 상태 메모리에 대하여, 각각의 마스터 플립 플롭들(M) 및 슬레이브 플립 플롭들(S)이 요구된 데이타 비트[0124]
들의 수와 동일한 크기를 가진 어레이가 되는 것이 이해된다. 예를들어, 4 상태 메모리 셀에 대해, 상태들은
데이타의 2개의 이진 비트들에 의해 인코딩될 것이다. M은 M(1) 및 M(2)를 나타내고 S는 각각 두개의 비트들
각각에 대해 S(1) 및 S(2)를 나타낸다. 따라서, "2k 시프트 래치"는 M1(1), S1(1), M1(2), S1(2), M2(1),
S2(1), M2(2), S2(2), ..., Mk(1), Sk(1), Mk(2), Sk(2)에 의해 형성될 것이다.
EH 14ㅁ 는 컴팩트 래치 스택(224)의 하나의 바람직한 실시예를 도시한다. 래치 스택(224)은 일련의 마스터 링[0125]
크 모듈들(Mk,...,M2,M1)(510)이 뒤따르는 슬레이브 링크 모듈(S1)(520)을 가진 체인을 포함한다. 체인은 슬레
이브 링크 모듈(S1)(520)에서 I/O 단부(501)를 가진다. 데이타(D1,D2,...,Dk)는 I/O 라인(510)으로부터 체인으
로 시프트하고 M1 단부로부터 체인의 밖으로 시프트된다. M1에서 출력된 데이타는 출력 라인 드라이버(530)를
통하여 I/O 라인(501)으로 루틴된다.
출력 라인 드라이버는 라인(533)의 판독 신호에 의해 게이트되는 트랜지스터(532) 및 트랜지스터(536)에 의해[0126]
선택적으로 분로되는 인버터(534)를 포함한다. 트랜지스터(536)의 게이트(537)에서 제어 신호(인버트*)는 하이
이고, 인버터(534)는 M1으로부터의 출력 신호를 인버트한다. 그렇지 않으면, 인버터(534)는 바이패스되고 M1으
로부터의 출력 신호는 I/O 라인(501)에 나타난다. 데이타 래치 스택(224)을 동작시키기 위하여 요구되는 제어
신호들(판독, 인버트*) 및 다른 제어 및 타이밍 신호들은 제어 라인들(421)을 통하여 스택 버스 제어기(430)에
의해 제공된다(도 12 참조).
도 14A에 도시된 데이타 래치 스택(224)은 k 비트들의 데이타를 홀딩하고 임시로 데이타를 버퍼하기 위해 하나[0127]
의 슬레이브 링크 모듈(520)만을 사용하기 위해 k 마스터 링크 모듈들(510)을 포함하는 "k 1" 컴팩트 시프트 레
지스터로서 고려될 수 있다. 슬레이브 링크 모듈(520)은 처리시 저장된 데이타를 손실하지 않고 체인을 따라
아이템들의 셔플링(shuffling)을 용이하게 한다. 래치 스택의 이런 구현은 도 13A 및 13B의 "2k 스택 래치"와
비교하여 절반만큼 필요한 래치들의 수를 줄이는데 도움을 준다. 하기될 다른 실시예들에서, k 마스터 링크 모
듈들은 하나 이상의 슬레이브 링크 모듈을 공유하지만, 일반적으로 마스터 모듈들 미만인 슬레이브 모듈들의 수
등록특허 10-1174306
- 15 -
를 가진다.
도 14B는 마스터 또는 슬레이브 링크 모듈(510, 520)의 일실시예를 도시한다. 링크 모듈의 하나의 새로운 특징[0128]
은 인버터 또는 래치로서 선택적으로 작동하도록 하는 것이다. 링크 모듈은 입력(501) 및 출력(551)을 가진다.
입력(501)은 체인의 처리 링크 모듈의 출력으로부터 입력된 데이타를 수신한다. 제어 신호(InCLK)에 의해 제어
되는 트랜지스터(512)는 입력 데이타에 대한 게이트로서 사용한다. 제어 신호가 하이일때, 데이타는 링크 모듈
에 허용된다. 제어 신호가 로우일때, 데이타는 모듈로부터 제거된다. 만약 데이타가 허용되면, 한쌍의 인버터
들(550, 560)에 의해 형성된 래치로 래치되거나 다른 인버터(560)가 디스에이블되는 동안 인버터(550)중 하나에
의해 인버트된다. 래치된 데이타는 출력(551)에서 액세스 가능하지만 제어 신호 OutCLK에 의해 제어되는 트랜
지스터(514)에 의해 게이트된다.
도 14C는 제어 신호 LH/INV*가 하이일때 도 13B의 링크 모듈이 래치로서 기능하는 것을 개략적으로 도시한다.[0129]
래치는 인버터(560)가 게이트에서 제어 신호 LH/INV*로 직렬 트랜지스터(562)에 의해 선택적으로 인에이블될때
인에이블된다. 인에이블된 인버터(560)는 래치로서 인버터(550)과 함게 기능하고, 입력 데이타를 래칭한다.
도 14D는 제어 신호 LH/INV*가 로우일때 링크 모듈이 인버터로서 기능하는 것을 개략적으로 도시한다. 이[0130]
경우, 인버터(560)는 디스에이블되고 입력 데이타만 인버터(550)를 통하여 통과한다.
체인에서 각각의 링크 모듈(510 또는 520)은 선택적으로 인버터 또는 래치일 수 있다. 체인에 의한 데이타의[0131]
입력, 래칭 또는 출력은 각각의 체인 모듈들의 적당한 제어에 의해 이루어진다. 제어 신호들은 제어 라인들
(421)을 통하여 스택 버스 제어기(430)에 의해 제공된다(도 12 참조).
도 15A는 도 14A의 컴팩트 데이타 래치 스택으로 구현된 데이타 래치 스택으로 4개의데이타 비트들을 로딩하는[0132]
것을 도시한다. 4개의 데이타 비트들은 실시예로서 사용되고, k=4이다. 일반적으로, 데이타 래치 스택은 요구
된 바와같이 다른 수의 데이타 비트들(k)을 홀딩할 수 있다. 프로그래밍 전에, 데이타 래치 스택은 각각 클럭
사이클들(CLK1, CLK2, CLK3 및 CLK4)에서 I/O 라인(501)상에(도 14A 참조) 순차적으로 제공되는 D1, D2, D3, D4
같은 프로그램될 데이타로 로딩된다. CLK1 전에, 각각의 링크 모듈들의 상태(M1, M2, M3, M4, S1)은 인버터(도
14C 참조), 즉(INV, INV, INV, INV, INV)로서 작동하도록 모두 설정된다. 이런 방식에서, CLK1에서, 데이타
(D*1)는 M1에 제공된다. 다음 에지에서, CLK*1(명확하게 도시되지 않음)(M1)은 래치(도 14D 참조)로 지향되고,
D*1을 홀딩하고 체인으로부터 분리된다. CLK2 바로 전에, 체인에서 링크 모듈들의 나머지의 상태들은 인버터,
즉(LH, INV, INV, INV, INV)로서 작동하도록 모두 설정된다. 이런 방식에서, 데이타(D*2)는 M2에 제공된다.
CLK*2(명확하게 도시되지 않음)에서, M2는 래치로 지향되고, D2를 홀딩하고 체인으로부터 분리된다. 유사한 처
리들은 D*3 및 D4가 M3 및 M4 각각에 래치될때 CLK3 및 CLK4에서 발생한다. 따라서, 4개의 클럭 사이클들후, 4개
의 데이타 비트들은 4개의 마스터 체인 모듈들(M1,M2,M3,M4)에 로딩된다. 하나의 바람직한 실시예에서, 부가적
인 클럭 사이클(CLK5)은 M1의 데이타의 카피가 슬레이브 체인 모듈(S1)에서 절약되게 한다. 이것은 도 15C와 관
련하여 추후에 설명되는 연속적인 비파괴 모드 판독을 용이하게 한다.
도 15B는 도 15A의 데이타 래치 스택으로부터 4개의 데이타 비트들을 판독하는 파괴 모드를 도시한다. 도 15A[0133]
에 도시된 바와같이, 데이타 래치 스택은 4개의 클럭 사이클들후 완전히 로딩된다. 도 15B에서, CLK1 동안, M1
의 데이타(D*1)는 출력 라인 드라이버(530)에 의해 조절되는 단계를 가진후 판독된다. CLK2 동안, 마스터 체인
모듈(M1)은 인버터(도 14C 참조) 처럼 작동하고 M2의 데이타(D2)는 M1을 통하여 루틴되고 출력 라인 드라이버
(530)에 의해 조절되는 단계후 판독된다. 유사하게, CLK3 및 CLK4 동안, 데이타(D3 및 D4)는 따라서 판독된다.
따라서, 데이타의 4개의 비트들은 4개의 클럭 사이클들에서 판독된다. 그러나, 래치 스택에 저장된 본래 데이
타는 이런 파괴 모드 판독 동작후 파괴된다.
도 15C는 도 15A의 데이타 래치 스택으로부터 4개의 데이타 비트들의 보존 모드 판독을가진 다른 바람직한 실시[0134]
예를 도시한다. 도 15A에 도시된 바와같이, 데이타 래치 스택은 4개의 클럭 사이클들후 완전히 로딩된다. 만
약 판독될 비트가 체인의 출력 단부, 즉 M1에 있으면, 래치 스택의 데이타에 영향을 미치지 않고 쉽게 판독될 수
있다는 것이 도시된다. 래치 스택이 완전히 로딩될때, D1은 M1내에 있고 쉽게 판독된다. 데이타의다른 비트들
을 판독하기 위하여, 체인은 그 자체로 루프되고 슬레이브 링크 모듈(S1)은 체인 모듈 사이의 비트들을 셔플하고
등록특허 10-1174306
- 16 -
루프 주변 비트들을 회전시키기 위하여 협력된다. 따라서, 데이타(D2)를 판독하기 위하여, 다른 데이타를 파괴
하지 않고 M1으로 우선 회전되어야 한다.
도 15C에서, D1의 카피는 이미 S1에 저장된다. CLK1 동안, 마스터 링크 래치(M1)는 인버터로 지향되고(도 14C[0135]
참조) M2의 데이타(D2)는 CLK*1에서 M1에 의해 래치되고 전달된다. 따라서, D1은 S1으로 회전되고 D2는 D*2로서
M1으로 회전된다. CLK2 동안, M2는 인버터로 지향되고 M3의 데이타(D3)는 CLK*2에서 M2에 의해 래치되고 전달된
다. 따라서, D3는 M2로 회전된다. 유사하게, CLK3 및 CLK4 동안도 마찬가지이다. 따라서 4개의 클럭 사이클들
후, 마스터 링크 모듈들 사이의 데이타의 4개의 비트들은 체인을 따라 하나의 링크 모듈에 의해 회전된다. 특
히, D2는 M1에 있고 CLK5 동안 판독될 수 있다. 동시에 D2의 카피는 다음 회전 라운드를 계속하기 위하여 S1에서
절약된다. 따라서, 체인의 한 장소만큼 데이타의 4개의 비트들을 회전시키기 위하여 4개 플러스 하나의 클럭
사이클들이 걸린다. 다른 말로, 보존 모드 판독 동안, 데이타의 k 비트들을 판독하기 위하여 k(k 1) 클럭 사이
클들이 걸릴 것이다. k=4의 실시예에 대하여, 20 클럭 사이클들이 걸릴 것이다.
도 16A는 도 14A에 도시된 "k 1" 데이타 래치 스택의 다른 구현예를 도시한다. k 마스터 링크 모듈들(510)은[0136]
몇개의 병렬 브랜치들로 분할되고, 각각은 하나의 슬레이브 링크 모듈(520)을 공유한다. k=4의 실시예에 대하
여, 하나의 브랜치로서 S1을 공유하는 M1, M2 및 제 2 브랜치로서 S2를 공유하는 M3, M4 같은 각각 두개의 마스터
링크 모듈들을 가진 두개의 브랜치들로 그룹지어질 수 있다. 각각의 브랜치들에서 동작들은 도 15C와 관련하여
기술된 단일 브랜치와 유사하다. 따라서, 보존 판독 모드에서, 제 1 브랜치에 저장된 두개의 비트들(D1 및 D2)
을 회전하고 판독하기 위하여 2(2 1) = 6 클럭 사이클들이 걸린다. 이 경우, 도 15C에 기술된 경우에 대해 20
클럭 사이클들과 비교하여 모두 4개의 비트들을 판독하기 위하여 총 12 클럭 사이클이 걸릴 것이다.
따라서 요구되는 래치의 수와 래치들로부터의 판독 속도 사이에 트레이드오프(tradeoff)가 있다는 것을 알 수[0137]
있다. 사용된 슬레이브 래치의 수가 적을수록, 사이클 시간은 길다.
도 16B는 도 14A에 도시된 "k 1" 데이타 래치 스택의 다른 바람직한 구현예를 도시한다. k 마스터 링크 모듈들[0138]
(510)은, 모든 브랜치들이 S1 같은 동일한 슬레이브 링크 모듈(520)을 공유하는 것을 제외하고는, 도 16A에 도
시된 것과 유사한 병렬 브랜치들로 그룹화된다. k=4의 실시예에 대하여, 하나의 브랜치로서 M1, M2 및 제2 브랜
치로서 M3, M4 같은 두 개의 마스터 링크 모듈을 각각 가진 두 개의 브랜치로 그룹화된다. 두 개의 브랜치는 동
일한 슬레이브 링크 모듈(S1)을 공유한다. 제1 브랜치가 판독될 때, M1, M2 및 S1을 통해 회전이 행해진다. 제2
브랜치가 판독될 때, M3, M4 및 S1을 통해 회전이 행해진다. 이 경우, D1 및 D2를 판독하기 위하여 6개의 클록 사
이클이 필요하고 D3 및 D4를 판독하기 위하여 다른 6개의 클록 사이클들이 필요할 것이므로, 도 16A의 경우에서
처럼 4개의 비트를 판독하기 위하여 총 12 클록 사이클이 필요하다. 그러나 단 하나의 슬레이브 링크 모듈
(520)이 사용된다.
도 17은 슬레이브 링크 모듈의 다른 바람직한 구현 예를 도시한다. 슬레이브 링크 모듈(520)의 수가 매우 적기[0139]
때문에 (통상적으로 스택당 단 하나임), 프로세서(222)에 배치될 수 있다 (도 12 참조). 바람직한 실시예에서,
슬레이브 링크 모듈(들)은 프로세서(222)에 의해 이미 사용된 래치들 또는 레지스터들을 공유한다.
비록 본 발명의 다양한 측면들이 임의의 실시예들과 관련하여 기술되었지만, 본 발명이 첨부된 청구항들의 전체[0140]
범위내에서 보호하기 위하여 기술된 것이 이해된다.
도면의 간단한 설명
도 1A-E는 비휘발성 메모리 셀들의 다른 실시예들을 개략적으로 도시한다.[0056]
도 2는 메모리 셀들의 NOR 어레이의 실시예를 도시한다.[0057]
도 3은 도 1D에 도시된 것과 같은 메모리 셀들의 NAND 어레이의 실시예를 도시한다.[0058]
도 4는 플로팅 게이트가 임의의 시간에 저장할 수 있는 4개의 다른 전하들 Q1-Q4에 대한 소스 드레인 전류 및[0059]
제어 게이트 전압 사이의 관계를 도시한다.
도 5는 로우 및 컬럼 디코드들을 통하여 판독/기입 회로들에 의해 액세스 가능한 메모리 어레이의 통상적인 장[0060]
등록특허 10-1174306
- 17 -
치를 개략적으로 도시한다.
도 6A는 각각의 판독/기입 모듈의 개략적인 블록도이다.[0061]
도 6B는 판독/기입 모듈들의 스택에 의해 통상적으로 실행되는 도 5의 판독/기입 스택을 도시한다.[0062]
도 7A는 본 발명의 바람직한 실시예에 따라, 코어 부분 및 공통 부분으로 분할된 각각의 판독/기입 모듈의 개략[0063]
적인 블록도이다.
도 7B는 도 7A에 도시된 판독/기입 모듈의 코어 부분의 다른 바람직한 실시예를 도시한다.[0064]
도 8A는 본 발명의 실시예에 따른 분할된 판독/기입 스택들의 뱅크를 가진 컴팩트 메모리 장치를 개략적으로 도[0065]
시한다.
도 8B는 도 8A에 도시된 컴팩트 메모리 장치의 바람직한 장치를 도시한다.[0066]
도 9는 분할된 판독/기입 스택들의 뱅크에 구성된 도 8A 또는 8B에 도시된 판독/기입 회로들을 보다 상세히 도[0067]
시한다.
도 10은 판독/기입 모듈들의 스택으로부터 구성된 분할된 판독/기입 스택을 상세히 도시한다.[0068]
도 11A는 도 10에 도시된 판독/기입 스택 코어(410)의 일실시예를 도시하고, 여기에서 스택의 각각의 센스 증폭[0069]
기는 연관된 비트 라인 래치에 인접하게 배치된다.
도 11B는 도 10에 도시된 판독/기입 스택 코어(410)의 다른 실시예를 도시하고, 여기에서 스택의 각각의 센스[0070]
증폭기들은 하나의 클러스터를 형성하고 각각의 비트 라인 래치들은 다른 클러스터를 형성한다.
도 12는 도 10에 도시된 판독/기입 스택 공통 부분을 보다 상세히 도시한다.[0071]
도 13A는 시프트 레지스터의 종래 실시예를 도시한다.[0072]
도 13B는 도 13A의 마스터 슬레이브 플립 플롭들로 실현된 데이타 래치 스택에 데이타를 로딩한 것을 도시한 테[0073]
이블이다.
도 14A는 컴팩트 래치 스택의 하나의 바람직한 실시예를 도시한다.[0074]
도 14B는 마스터 또는 슬레이브 링크 모듈의 하나의 실시예를 도시한다.[0075]
도 14C는 제어 신호 LH/INV*가 로우일때 래치로서 도 13B의 링크 모듈이 기능하는 것을 개략적으로 도시한다.[0076]
도 14D는 제어 신호 LH/INV*가 로우일때 링크 모듈이 인버터로서 기능하는 것을 개략적으로 도시한다.[0077]
도 15A는 도 14A의 컴팩트 데이타 래치 스택으로 실현된 데이타 래치 스택에 4개의 데이타 비트들을 로딩하는[0078]
것을 도시한다.
도 15B는 도 15A의 데이타 래치 스택으로부터 4개의 데이타 비트들을 판독하는 파괴(destructive) 모드를 도시[0079]
한다.
도 15C는 도 14A의 데이타 래치 스택으로부터 4개의 데이타 비트들의 보존(preservative) 모드 판독을 가진 다[0080]
른 바람직한 실시예를 도시한다.
도 16A는 도 14A에 도시된 "k 1" 데이타 래치 스택의 다른 실시예를 도시한다.[0081]
도 16B는 도 13A에 도시된 "k 1" 데이타 래치 스택의 다른 바람직한 실시예를 도시한다.[0082]
도 17은 슬레이브 링크 모듈의 다른 바람직한 실시예를 도시한다. [0083]
등록특허 10-1174306
- 18 -
도면
도면1a
도면1b
도면1c
등록특허 10-1174306
- 19 -
도면1d
도면1e
등록특허 10-1174306
- 20 -
도면2
등록특허 10-1174306
- 21 -
도면3
도면4
등록특허 10-1174306
- 22 -
도면5
도면6a
등록특허 10-1174306
- 23 -
도면6b
등록특허 10-1174306
- 24 -
도면7a
도면7b
등록특허 10-1174306
- 25 -
도면8a
등록특허 10-1174306
- 26 -
도면8b
등록특허 10-1174306
- 27 -
도면9
등록특허 10-1174306
- 28 -
도면10
등록특허 10-1174306
- 29 -
도면11
도면12
등록특허 10-1174306
- 30 -
도면13a
도면13b
등록특허 10-1174306
- 31 -
도면14a
도면14b
도면14c
등록특허 10-1174306
- 32 -
도면14d
도면15a
등록특허 10-1174306
- 33 -
도면15b
등록특허 10-1174306
- 34 -
도면15c
도면16a
등록특허 10-1174306
- 35 -
도면16b
도면17
등록특허 10-1174306
- 36 -